DE4203400A1 - Auf einem siliziumsubstrat gebildeter speicherkondensator - Google Patents

Auf einem siliziumsubstrat gebildeter speicherkondensator

Info

Publication number
DE4203400A1
DE4203400A1 DE4203400A DE4203400A DE4203400A1 DE 4203400 A1 DE4203400 A1 DE 4203400A1 DE 4203400 A DE4203400 A DE 4203400A DE 4203400 A DE4203400 A DE 4203400A DE 4203400 A1 DE4203400 A1 DE 4203400A1
Authority
DE
Germany
Prior art keywords
conductive layer
layer
conductive
cell
plate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE4203400A
Other languages
English (en)
Inventor
Hiang C Chan
Pierre Fazan
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of DE4203400A1 publication Critical patent/DE4203400A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments

Description

Die Erfindung betrifft Speichervorrichtungen für Halbleiterschaltungsspeicher. Die Erfindung befaßt sich insbesondere mit einem Verfahren zur Erzeugung texturierter 3-dimensionaler Stapelzellenkonden­ satoren, die in Anordnungen hochdichter dynamischer Lese- und Schreibspeicher (DRAM) verwendet werden.
In Speichervorrichtungen für dynamische Halbleiter­ speicher ist es wesentlich, daß die Platten von Speicherknotenkondensatorzellen genügend groß sind, um eine angemessene Ladung zu halten oder eine angemessene Kapazität zu bilden, und zwar trotz parasitärer Kapazitäten und Rauschens, das während des Betriebes der Schaltung vorhanden sein kann. Wie bei den meisten integrierten Halbleiter­ schaltungen steigt die Schaltungsdichte fortlau­ fend mit einer etwa konstanten Weiterentwicklungs­ geschwindigkeit an. Das Problem, die Speicherkno­ tenkapazität aufrechtzuerhalten, ist besonders wichtig, wenn sich bei zukünftigen Generationen von Speichervorrichtungen die Dichte der DRAM-Anordnun­ gen weiterhin erhöht.
Die Fähigkeit, Speicherzellen dicht zu packen, während die erforderlichen Speicherfähigkeiten aufrechterhalten werden, ist ein essentielles Er­ fordernis für Halbleiterherstellungstechnologien, wenn zukünftige Generationen von Speichervorrich­ tungen mit vergrößerter Speicherkapazität erfolg­ reich hergestellt werden sollen.
Eine Methode zum Aufrechterhalten sowie zum Ver­ größern der Speicherknotengröße in dicht gepackten Speichervorrichtungen liegt in der Verwendung eines "Stapelspeicherzellen"-Aufbaus. Bei dieser Techno­ logie werden zwei Schichten aus einem leitenden Material wie polykristallines Silizium (auch "Poly­ silizium" oder einfach "Poly" genannt) über einer Zugriffsvorrichtung auf einem Siliziumwafer aufge­ bracht, wobei dielektrische Schichten zwischen die beiden Polyschichten geschichtet werden. Eine auf diese Weise aufgebaute Zelle ist als Stapelspei­ cherzelle (STC) bekannt. Eine derartige Zelle ver­ wendet den Raum über der Zugriffsvorrichtung für Kondensatorplatten, weist eine niedrige Soft-Error- Rate (SER) auf und kann in Verbindung mit isolie­ renden Zwischenplattenschichten mit hoher Dielek­ trizitätskonstante verwendet werden.
Es ist jedoch schwierig, mit einem herkömmlichen STC-Kondensator eine ausreichende Speicherkapazität zu erhalten, da die Fläche der Speicherelektrode auf die Grenzen ihrer eigenen Zellenfläche beschränkt ist. Außerdem wird die Aufrechterhaltung guter Eigenschaften eines dielektrischen Durch­ bruchs zwischen Poly-Schichten in dem STC-Kondensa­ tor ein Hauptgesichtspunkt, wenn die Isolatordicke erst einmal geeignet bemessen ist.
Ein Artikel von H. Arima u. a. mit dem Titel "A NOVEL STACKED CAPACITOR CELL WITH DUAL CELL PLATE FOR 64Mb DRAMs′", veröffentlicht in IEDM, Dig. Techn. Papers, 1990, Seiten 651-654, der hiermit durch Bezugnahme in die vorliegende Offenbarung einbezogen wird, diskutiert einen Stapelkondensator mit Doppelzellenplatten (DCP).
Die DCP-Struktur und deren Entwicklung ist in den Fig. 2a-f, Seiten 652 ff., des genannten Artikels gezeigt. Der Speicherknoten ist durch zwei Polysi­ liziumschichten gebildet, die eine rechteckboxför­ mige Poly-Struktur aufweisen. Eine Kondensator- Dielektrikum-Schicht umgibt die Oberfläche der rechteckigen Poly-Struktur und wird dann mit einer Poly-Schicht bedeckt, welche die obere Zellenplatte bildet, um die Speicherkondensatorzelle zu vervoll­ ständigen. Dieses Verfahren benötigt insgesamt vier Photomaskenschritte: Zwei Photoschritte zum Freile­ gen der vergrabenen Kontakte und zum "Skizzieren" der Poly-Pufferschicht (wie in Fig. 2a); einen Photoschritt zum erneuten Freilegen des vergrabenen Kontaktes, nachdem die Oberfläche mit Oxid bedeckt worden ist, worauf Ablagerungen von Poly, Zellen­ dielektrikum bzw. Poly folgen (wie in Fig. 2c gezeigt); und ein Photoschritt, um der Speicherkno­ tenplatte ein Muster zu geben (wie in Fig. 2e ge­ zeigt).
Die vorliegende Erfindung stellt eine Weiterent­ wicklung eines existierenden Verfahrens zur Herstellung von Stapelkondensatoren dar, um eine 3- dimensionale Stapelkondensatorzelle zu bauen, die fortschrittlicher ist als die mit DCP, und sie erfordert lediglich eine Gesamtheit von zwei Photo­ maskenschritten.
Die Erfindung ist darauf gerichtet, die Fläche einer Speicherzellenoberfläche bei einem Verfahren zur Herstellung hochdichter/hochvolumiger DRAM (Dynamic Random Access Memory) zu maximieren. Ein existierendes Verfahren zur Herstellung von Stapel­ kondensatoren wird modifiziert, um einen 3-dimen­ sionalen, doppelplattigen Stapelkondensator mit einer Mehrzahl Speicherknotenzellenplattenpfosten zu bilden, nachfolgend "MDSC" genannt, was abgelei­ tet ist von dem englischsprachigen Begriff "(m)ul­ ti-poly spacer (d)ouble-plate (s)tacked (c)apaci­ tor" (Doppelplatten-Stapelkondensator mit mehreren Poly-Abstandselementen). Der MDSC-Aufbau definiert eine Kondensatorspeicherzelle, die bei der vorlie­ genden Erfindung in einem DRAM-Verfahren verwendet wird. Für den Fachmann ist allerdings klar, daß diese Verfahrensschritte in andere Verfahren einge­ baut werden können, die Speicherzellen erfordern, wie VRAMs, EPROMs oder dergleichen.
Nachdem ein Siliziumwafer unter Verwendung herkömm­ licher Verfahrensschritte bereitet worden ist, wird mit der vorliegenden Erfindung der MDSC entwickelt, indem eine Poly-Struktur erzeugt wird, die eine Mehrzahl von Poly-Abstandselementen aufweist, wobei die gesamte Struktur der Topologie des Wafers entspricht, die durch zwei benachbarte Ziffern oder Ziffernleitungen gebildet wird, die senkrecht zu und über den oberen Teil von drei benachbarten Wortleitungen verlaufen, woraus eine vergrößerte Fläche der Kondensatorplattenoberfläche für jede Speicherzelle resultiert. Eine derartige Struktur stellt eine enorme Verbesserung über die DCP-Zelle her, da lediglich zwei Photomaskenschritte anstelle von vier erforderlich sind, während gleichzeitig die Kapazität gegenüber der einer herkömmlichen STC-Zelle stark vergrößert wird.
Erfindungsgemäße Strukturen und Verfahren zu deren Herstellung sind in den Patentansprüchen angegeben, wobei vorteilhafte Weiterbildungen in Unteransprü­ chen angegeben sind.
Die Erfindung wird nun anhand einer Ausführungsform näher erläutert. In den Zeichnungen zeigen:
Fig. 1A und 1B Querschnittsansichten eines voll­ ständigen Speicherkondensators des MDSC-Typs;
Fig. 2 eine Draufsicht auf einen Bereich eines im Herstellungsverfahren be­ findlichen Wafers, wobei Ziffernlei­ tungen, Wortleitungen und Speicher­ kondensatoren gezeigt sind;
Fig. 3 eine Querschnittsansicht entlang einer gestrichelten Linie A-A in Fig. 2;
Fig. 4 eine Querschnittsansicht längs einer gestrichelten Linie B-B in Fig. 2;
Fig. 5 eine Querschnittsansicht des in Fig. 3 gezeigten Bereichs eines im Her­ stellungsprozeß befindlichen Wafers im Anschluß an einen konformen Ni­ trid-Niederschlag, einen konformen Oxid-Niederschlag und eine Planari­ sation bzw. Einebnung;
Fig. 6 eine Querschnittsansicht des in Fig. 5 gezeigten Bereichs des im Herstel­ lungsprozeß befindlichen Wafers im Anschluß an Niederschläge von Poly­ silizium, einer Zellen-Dielektrikum- Schicht bzw. von Polysilizium;
Fig. 7 eine Querschnittsansicht des in Fig. 6 gezeigten Bereichs des im Herstel­ lungsprozeß befindlichen Wafers nach einem Photoschritt und einem Ätz­ schritt für einen vergrabenen Kon­ takt,
Fig. 8 eine Querschnittsansicht des in Fig. 7 gezeigten Bereichs des im Herstel­ lungsprozeß befindlichen Wafers nach einem Schritt zur Entfernung von Photoresist, einem Abdecknieder­ schlag von konformem Oxid und einer Oxid-Abstandselement-Ätzung;
Fig. 9 eine Querschnittsansicht des in Fig. 8 gezeigten Bereichs eines im Her­ stellungsprozeß befindlichen Wafers nach dem Niederschlag einer konfor­ men Polysilizium-Schicht, einer konformen Nitrid-Schicht und einer Nitrid-Abstandselement-Ätzung;
Fig. 10 eine Querschnittsansicht des in Fig. 9 gezeigten Bereichs des im Herstel­ lungsprozeß befindlichen Wafers nach einem Polysilizium-Niederschlag, gefolgt durch eine Poly-Abstandsele­ ment-Ätzung;
Fig. 11 eine Querschnittsansicht des in Fig. 10 gezeigten Bereichs eines im Herstellungsprozeß befindlichen Wafers nach einer Nitrid-Naßätzung der Nitrid-Abstandselemente;
Fig. 12A eine Querschnittsansicht des in Fig. 11 gezeigten Bereichs des im Her­ stellungsprozeß befindlichen Wafers nach dem Maskieren und Ätzen einer Poly-Speicherknotenplatte, wobei diese Ätzung an der Zellen-Dielek­ trikum-Schicht anhält;
Fig. 12B eine Querschnittsansicht des in Fig. 11 gezeigten Bereichs des im Her­ stellungsprozeß befindlichen Wafers nach dem Maskieren und Ätzen einer Poly-Speicherknotenplatte, wobei diese Ätzung an dem planarisierten Oxid anhält; und
Fig. 1A und 1B Querschnittsansichten des in den Fig. 12A bzw. 12B gezeigten Bereichs des im Herstellungsprozeß befindli­ chen Wafers nach dem Niederschlagen eines konformen Zellendielektrikums und einer Poly-Zellenplatte.
Die Erfindung ist auf die Maximierung der Fläche einer Speicherzellenoberfläche in einem Verfahren zum Herstellen eines hochdichten/hochvolumigen DRAM gerichtet, wobei das Verfahren in einer Abfolge von Verfahrensschritten abläuft, die in den Fig. 2 bis 12B gezeigt sind, wobei die End-Schritte in den Fig. 1A und 1B gezeigt sind.
Unter Verwendung herkömmlicher Verfahrensschritte wird ein Siliziumwafer bis zu dem Punkt der Defini­ tion einer Zellenanordnung bereitet. Es folgt nun eine Kondensatorherstellung.
Der Kondensator einer jeden Zelle steht in Kontakt mit einem vergrabenen Kontakt innerhalb der Zelle, während der Kondensator sich zu dem aktiven Bereich einer benachbarten Zelle erstreckt. Die einzelnen aktiven Bereiche innerhalb der Anordnung sind von­ einander mittels eines dicken Feldoxids getrennt. Die aktiven Bereiche können angeordnet werden in ineinandergreifenden Spalten und nicht-ineinander­ greifenden Reihen oder sie können sowohl in verti­ kaler als auch in horizontaler Richtung einfach parallel und hintereinander aufgereiht angeordnet sein. Die aktiven Bereiche werden verwendet, um aktive MOS-Transistoren zu erzeugen, die in Abhän­ gigkeit von der gewünschten Verwendung als FETs des NMOS-Typs oder des PMOS-Typs dotiert werden können.
Fig. 2 zeigt eine Draufsicht auf einen Bereich einer vollständigen Mehrschicht-Speicheranordnung, wobei die Hauptbausteine Ziffern oder Ziffernlei­ tungen 11, Wortleitungen 12 und eine Speicher­ knotenplatte 13 eines MDSC aufweisen.
Wie in Fig. 3 gezeigt ist, sind Poly 22, das mit Silizid 23 und einem Dielektrikum 24 (entweder Oxid oder Nitrid) bedeckt ist, in Musterform gebracht, um als Wortleitungen 12 zu dienen. Sowohl die Wortleitungen 12 als auch nachfolgende leitende Schichten sind voneinander durch dielektrische Abstandselemente 26 (ebenfalls entweder Oxid oder Nitrid) getrennt, die zuvor über einer dünnen Schicht Gateoxid 25 oder einer dicken Schicht Fel­ doxid niedergeschlagen worden sind. Aktive Bereiche sind in geeigneter Weise dotiert worden, um einen gewünschten Leitfähigkeitstyp zu bilden, wobei der Dotierstoff durch herkömmliche Verfahrensschritte in das Innere des Siliziumwafers 20 eindringt. Der Wafer ist nun bereit für die Erzeugung von Ziffern­ leitungen, die senkrecht zu den Wortleitungen 12 verlaufen werden.
Wie in Fig. 4 gezeigt ist, wird eine Oxidschicht 31 über der gesamten Waferanordnungsoberfläche nieder­ geschlagen, gefolgt durch Mustergebung und Ätzung von verborgenen oder vergrabenen Ziffernleitungs­ kontakten. Nach dem Ätzen eines vergrabenen Ziffernleitungskontaktes werden vollflächig ab­ deckende Niederschläge von Polysilizium 32, Silizid 33 bzw. eines Dielektrikums 34 durchgeführt. Das Dielektrikum 34 kann entweder Nitrid oder Oxid sein und es wird niedergeschlagen durch einen chemischen Dampfphasenniederschlag (CVD), der wegen seiner exzellenten Konformität bevorzugt wird. Die Schichten des Polysiliziums 32, des Silizids 33 und des Dielektrikums 34 werden in Musterform gebracht und geätzt, um als parallele Ziffernleitungen 11 zu dienen. Das Polysilizium 32 ist zuvor leitend do­ tiert worden, um es elektrisch mit dem Silizid zu koppeln, um als Leiter für die Ziffernleitungen 11 zu dienen. Die Ziffernleitungen 11 verlaufen senkrecht zu und über den Wortleitungen 12 (in Fig. 2 gezeigt) und sind zu der Waferoberfläche konform, was in einer wellenformartigen Topologie resul­ tiert, die sowohl in der Ziffernleitungsrichtung als auch in der Wortleitungsrichtung verläuft. Ein zweites Dielektrikum, wie Nitrid oder Oxid, wird nun niedergeschlagen, gefolgt von einer anisotropen Ätzung zur Bildung vertikaler dielektrischer Ab­ standselemente 35.
Bis zu diesem Punkt ist der Verfahrensablauf dem einer Anordnung mit herkömmlichen Stapelkondensa­ torzellen gefolgt. Von diesem Punkt ab ist das Verfahren neuartig mit Bezug auf eine Anordnung mit MDSC-Speicherkondensatoren.
Die Fig. 5 bis 12B zeigen die Bildung des MDSC, gesehen von der Querschnittsansicht A-A der Fig. 2, wobei die End-Schritte in Querschnittsansichten der Fig. 1A und 1B gezeigt sind. Diese Ansichten zeigen einen Querschnitt paralleler Wortleitungen 12, um deutlichere Ansichten der vorliegenden Erfindung zu präsentieren. Daher wird die Erfindung von jetzt an unter Betrachtung des Wortleitungs-Querschnitts beschrieben.
Wie in Fig. 5 gezeigt ist, werden die Wortleitungen 12 und deren nachfolgende Isolierschichten dann mit einem Dielektrikum 41 bis zu einer bevorzugten Dicke von 50-200 nm bedeckt, vorzugsweise mittels CVD. Bei der bevorzugten Ausführungsform muß das Dielektrikum 41 eine Nitrid-Schicht sein. Nach dem Niederschlag des Dielektrikums 41 wird konformes Oxid 42 niedergeschlagen und dann planarisiert oder eben gemacht, um eine flache Waferoberfläche zu erhalten.
Wie in Fig. 6 gezeigt ist, werden eine Schicht aus Poly 51, eine dielektrische Schicht 52 und eine Schicht aus Poly 53 nacheinander auf dem planari­ sierten Oxid 42 niedergeschlagen. Die dielektrische Schicht 52 wird als ein Kondensatorzellendielektri­ kum verwendet und Materialien mit hoher Dielektri­ zitätskonstante wie Nitrid, eine Oxid-Nitrid- Verbindung oder Ta2O5 sollten verwendet werden.
Wie in Fig. 7 gezeigt ist, ist ein vergrabener Kontakt 61 mit Wortleitungen 12 ausgerichtet, indem die gesamte Fläche der Waferoberfläche mit Photore­ sist 62 bedeckt wird. Nach Aufbringen einer geeig­ neten Photomaske erzeugt eine anisotrope Ätzung für den vergrabenen Kontakt eine Öffnung zum örtlichen Festlegen des Kontaktes 61.
Gemäß Fig. 8 ist der Photoresist 62 (der Fig. 7) entfernt worden und es ist eine konforme Oxid­ schicht aufgebracht worden, gefolgt von einer an­ isotropen Oxidätzung zur Bildung vertikaler Oxid- Abstandselemente 71, die an den vertikalen Wänden haften, die während des Ätzens des vergrabenen Kontaktes 61 erzeugt worden sind.
Wie in Fig. 9 gezeigt ist, ist eine konforme Poly- Schicht 81 über der gesamten Anordnungsoberfläche niedergeschlagen worden, welche über den vergrabe­ nen Kontakt 61 eine Verbindung zum aktiven Bereich 21 herstellt. Nach dem Niederschlag von Poly 81 wird eine Nitrid-Schicht niedergeschlagen und da­ raufhin isotrop geätzt, um vertikale Nitrid-Ab­ standselemente zu bilden, die an dem vertikalen Bereich des Poly 81 haften.
Wie Fig. 10 zeigt, wird eine konforme Poly-Schicht niedergeschlagen, gefolgt von einer anisotropen Ätzung, um vertikale Poly-Abstandselemente 91 zu bilden, die den Nitrid-Abstandselementen 82 be­ nachbart sind, wobei die Poly-Abstandselemente 91 mit dem zuvor niedergeschlagenen Poly 81 gekoppelt werden.
Wie in Fig. 11 gezeigt ist, werden die Nitrid-Ab­ standselemente 82 (die man in Fig. 9 sieht) wegge­ ätzt, was die Poly-Abstandselemente 91 in vertika­ len Wandformationen und in der Öffnung des vergra­ benen Kontaktes befindlich frei stehen läßt. Die Anzahl der durch die Poly-Abstandselemente 91 ge­ bildeten vertikalen Wände ist lediglich begrenzt durch eine gegebene kritische Dimension im Rahmen des Herstellungsprozesses. Wenn kleinere Zeilen- oder Streifenbreiten erreicht werden (wie 0,2 µ), kann somit die Zahl der vertikalen Poly-Wände er­ höht werden.
Wie in den Fig. 12A und 12B gezeigt ist, wird eine Boden-Poly-Platte des MDSC in Musterform gebracht und geätzt, um als Speicherknotenplatte 111 zu dienen. Die Poly-Platte 111 umfaßt das Poly 53, das Poly 81 und Poly-Abstandselemente 91 (der Fig. 11), die physisch miteinander verbunden sind. Die Poly- Platte 111 kann durch herkömmliche Texturierungs- Methoden texturiert werden, um die Oberflächenaus­ dehnung der Speicherknotenplatte weiter zu vergrößern. Wie in Fig. 12A gezeigt ist, wird die Ätzung, die zur Bildung einer rechteckboxförmigen Poly- Platte 111 durchgeführt wird, so gesteuert, daß sie an der Zellen-Dielektrikum-Schicht 52 anhält. Al­ ternativ, wie in Fig. 12B gezeigt, setzt sich die Ätzung zur Bildung der rechteckboxförmigen Poly- Platte 111 durch sowohl die Zellen-Dielektrikum- Schicht 52 als auch das Poly 51 hindurch fort und hält an, wenn sie das planarisierte Oxid 42 er­ reicht. Wie sowohl in Fig. 12A als auch in Fig. 12B zu sehen ist, isoliert die Dielektrikum-Schicht 52 das Poly 51 von der Poly-Platte 111.
Die Fig. 1A und 1B folgen auf die vorausgehenden Herstellungsschritte der Fig. 12A bzw. 12B. Wie in den Fig. 1A und 1B gezeigt ist, wird eine dielek­ trische Schicht 121 niedergeschlagen, die zur Poly- Platte 111 konform ist. Das Dielektrikum 121 kann aus Materialien mit hoher Dielektrizitätskonstante wie Nitrid, einem Oxid-Nitrid-Verbund oder Ta2O5 bestehen. Das Dielektrikum 121 dient als ein Zel­ len-Dielektrikum für den MDSC. Nach dem Nieder­ schlag des Zellen-Dielektrikums 121 wird ein voll­ flächiger Niederschlag von konformem Poly 122 auf­ gebracht. Als Alternative kann das Poly 122 in jeg­ licher gewünschten Dicke niedergeschlagen und dann planarisiert werden, als Hilfe dafür, nachfolgende Herstellungsschritte leichter durchführbar zu ma­ chen. Die Poly-Platte 111 und das Poly 122 werden in Abhängigkeit von dem Leitfähigkeitstyp, der für den aktiven Bereich 21 erwünscht ist, entweder n- leitfähig oder p-leitfähig dotiert. Das Poly 122 dient nun als eine Poly-Kondensatorzellenplatte, während das Poly 51 als eine zweite Kondensatorzel­ lenplatte dient, indem es mit dem Poly 122 an der Anordnungsperipherie des MDSC-Speicherkondensators in Kontakt gebracht wird. Das Poly 122 und das Poly 51 bilden Doppelkondensatorzellenplatten, die für alle MDSC-Speicherkondensatoren in der Anordnung zu einer gemeinsamen Zellenplatte werden.
Mit der 3-dimensionalen Form und der texturierten Oberfläche der Poly-Speicherknotenplatte 111, zu­ sammen mit den zwei Poly-Kondensatorzellenplatten 122 und 51, welche die Platte 111 einhüllen, ist am Speicherknoten eine beträchtliche Ausdehnung der Kondensatorplattenoberfläche erreicht. Da die Ka­ pazität hauptsächlich durch die Oberflächenausdeh­ nung der Kondensator-Speicherknotenplatten beein­ flußt werden, kann die gewonnene Flächenabmessung eine Vergrößerung der Kapazität um zusätzliche 100% oder mehr gegenüber derjenigen eines herkömmlichen STC-Kondensators erzeugen, ohne daß mehr Platz erforderlich wäre als derjenige, der zum Festlegen der Speicherzelle eines Stapelkondensators benötigt wird.
Bei der bevorzugten Ausführungsform wird Polysili­ zium niedergeschlagen und durch Dotierung leitend gemacht, um als Leiterbahnen und Kondensatorplatten zu dienen. Es können jedoch anstelle von Polysili­ zium viele Materialien verwendet werden, die Leit­ fähigkeitseigenschaften haben und niedergeschlagen werden können, wenn dies erwünscht ist.

Claims (20)

1. Auf einem Siliziumsubstrat (20) gebildeter Speicherkondensator, gekennzeichnet durch:
  • - eine leitende Speicherknotenplatte (111) mit rechteckboxförmigen Planarbereichen, die vertikale Abstandselemente (91) aus polykristallinem Silizium umgeben, die sich nach unten erstrecken und Kontakt (61) zu einem Speicherknotenübergang herstellen;
  • - ein Zellendielektrikum (52, 121), das der Speicherknotenplatte (111) benachbart und dieser erstreckungsgleich ist, ausgenom­ men an dem Speicherknotenübergangskontakt (61); und
  • - leitende doppelte Zellenplatten (51, 122), die dem Zellendielektrikum (52, 121) be­ nachbart und diesem erstreckungsgleich sind.
2. Auf einem Siliziumsubstrat (20) gebildeter DRAM-Speicherkondensator, gekennzeichnet durch:
  • - eine erste leitende Schicht (51), die eine planare untere Platte (51) einer Doppelzellenplatte bildet;
  • - eine zweite leitende Schicht (53), die zur existierenden eingeebneten Topologie konform ist, wobei ein erstes Dielektri­ kum (52) zwischen der ersten leitenden Schicht (51) und der zweiten leitenden Schicht (53) eingebettet ist;
  • - eine dritten leitende Schicht (81), die zur zweiten leitenden Schicht (53) kon­ form ist, an dieser haftet und sich ver­ tikal nach unten erstreckt, um einen vergrabenen Kontakt (61) zum Speicherkno­ tenübergang zu bilden;
  • - eine an der dritte leitenden Schicht (81) haftende vierte leitende Schicht (91), die in ein derartiges Muster ge­ bracht ist, daß sie leitende Abstandsele­ nente (91) bildet, die innerhalb der Fläche des vergrabenen Kontaktes (61) angeordnet ist, wobei die leitenden Ab­ standselemente (91) von einem oberen Bereich der dritten leitenden Schicht (81) vertikal nach unten zu einem unteren Bereich des vergrabenen Kontaktes (61) verlaufen und wobei die zweite (53), die dritte (81) und die vierte (91) leitende Schicht zusammen die Speicherknotenplatte (111) bilden;
  • - eine zweite Dielektrikum-Schicht (121), die der Speicherknotenplatte (111) benachbart und zu dieser erstreckungs­ gleich ist, mit Ausnahme einer Zone für den Kontakt (61) zu dem Speicherknoten­ übergang; und
  • - eine fünfte leitende Schicht (122), die eine obere Platte (122) der doppelten Zellenplatte bildet, wobei die obere Platte (122) eine obere und eine untere Oberfläche aufweist und der zweiten Zel­ len-Dielektrikum-Schicht (122) benachbart und zu dieser erstreckungsgleich ist.
3. Auf einem Siliziumsubstrat (20) gebildete DRAM-Speicheranordnung, gekennzeichnet durch:
  • - eine Mehrzahl aktiver Bereiche (21), die in parallelen ineinandergreifenden Reihen und parallelen nicht-ineinandergreifenden Spalten angeordnet und durch eine Trenn­ einrichtung (27) voneinander getrennt sind, wobei jeder dieser aktiven Bereiche (21) einen Ziffernleitungsübergang und einen Speicherknotenübergang aufweist;
  • - eine Mehrzahl paralleler leitender Wort­ leitungen (12), die längs der Reihen so ausgerichtet sind, daß ein Ziffernlei­ tungsübergang und ein Speicherknoten­ übergang innerhalb eines jeden aktiven Bereichs (21) durch eine Wortleitung (12) überbrückt werden, wobei jede Wortleitung (12) von zugeordneten aktiven Bereichen (21) durch eine Gate-Dielektrikum-Schicht (25) getrennt ist;
  • - eine Mehrzahl paralleler leitender Ziffernleitungen (11), die entlang der Spalten derart ausgerichtet sind, daß eine Ziffernleitung (11) elektrischen Kontakt zu jedem Ziffernleitungsübergang innerhalb einer Spalte herstellt, wobei die Ziffernleitungen (11) senkrecht zu den und über die Wortleitungen (12) ver­ laufen, unter Bildung einer 3-dimen­ sionalen, wellenformartigen Topologie, wobei die Ziffernleitungen (11) und die Wortleitungen (12) mittels einer Isoliereinrichtung (41) elektrisch von­ einander getrennt sind; und
  • - wenigstens einen Speicherkondensator für jeden aktiven Bereich (21), wobei jeder Speicherkondensator eine Speicherknoten­ platte (11), die in elektrischem Kontakt mit ihrem zugeordneten aktiven Bereich (21) steht, und eine doppelte Zellenplat­ te (51, 122), die der gesamten Anordnung gemeinsam ist, aufweist, wobei jede Speicherknotenplatte (111) von der doppelten Zellenplatte (51, 122) durch eine erste (52) und eine zweite (121) Zellen-Dielektrikum-Schicht isoliert ist.
4. Speicheranordnung nach Anspruch 3, dadurch gekennzeichnet, daß der Kondensator aufweist:
  • - eine erste leitende Schicht (51), die eine rechteckboxförmige planare untere Platte (51) der doppelten Zellenplatte (51, 122) bildet;
  • - eine zweite leitende Schicht (53), die zur existierenden eingeebneten Topologie konform ist, wobei das erste Zellendi­ elektrikum (52) zwischen der ersten (51) und der zweiten (53) leitenden Schicht eingebettet ist;
  • - eine dritte leitende Schicht (81), die zur zweiten leitenden Schicht (53) kon­ form ist, an dieser haftet und sich ver­ tikal nach unten erstreckt, um einen vergrabenen Kontakt (61) zu dem Speicher­ knotenübergang zu bilden;
  • - eine an der dritten leitenden Schicht (81) haftende vierte leitende Schicht (91), die in ein derartiges Muster ge­ bracht ist, daß sie leitende Abstandsele­ mente (91) innerhalb des Bereichs des vergrabenen Kontaktes (61) bildet, wobei die leitenden Abstandselemente (91) von einem oberen Bereich der dritten leiten­ den Schicht (81) vertikal nach unten zu einem unteren Bereich des vergrabenen Kontaktes (61) verlaufen, und wobei die zweite (53), die dritte (81) und die vierte (91) leitende Schicht in Kombina­ tion die Speicherknotenplatte (111) bil­ den;
  • - wobei die zweite dielektrische Schicht (121) der Speicherknotenplatte (111) benachbart und mit dieser erstreckungs­ gleich ist, ausgenommen eine Zone für den Kontakt (61) zu dem Speicherknotenüber­ gang; und
  • - eine fünfte leitende Schicht (122), die eine obere Platte (122) der doppelten Zellenplatte bildet, wobei die obere Platte (122) eine obere und eine untere Oberfläche aufweist, und der zweiten Zellen-Dielektrikum-Schicht (121) be­ nachbart und mit dieser erstreckungs­ gleich ist.
5. Kondensator nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß die erste (51), die zweite (53), die dritte (81), die vierte (91) und die fünfte (121) leitende Schicht leitend dotiertes po­ lykristallines Silizium sind.
6. Aufbau nach Anspruch 5, dadurch gekennzeichnet, daß die erste (51), die zweite (53), die dritte (81) und die vierte (91) Schicht aus polykristallinem Silizium texturierte Ober­ flächen aufweisen.
7. Verfahren zur Herstellung einer DRAM-Anordnung auf einem Siliziumsubstrat (20), gekennzeichnet durch die folgende Schrittfol­ ge:
  • - Es wird eine Mehrzahl separat getrennter aktiver Bereiche (21) in parallelen in­ einandergreifenden Reihen und parallelen nicht-ineinandergreifenden Spalten er­ zeugt;
  • - es wird eine Gate-Dielektrikum-Schicht (25) auf jedem aktiven Bereich (21) er­ zeugt;
  • - es wird eine erste leitende Schicht (22, 23) über der Oberfläche der Anordnung niedergeschlagen;
  • - es wird eine erste dielektrische Schicht (24) über der ersten leitenden Schicht (22, 23) niedergeschlagen;
  • - die erste leitende Schicht (22, 23) und die erste dielektrische Schicht (24) werden maskiert und geätzt, um eine Mehrzahl paralleler leitender Wortleitun­ gen (12) zu bilden, die längs der Reihen derart ausgerichtet sind, daß jede Wort­ leitung (12) über einen inneren Bereich eines jeden aktiven Bereichs (21) hin­ überläuft und hiervon mittels eines Re­ stes der Gate-Dielektrikum-Schicht (25) getrennt ist;
  • - es werden ein leitend dotierter Ziffern­ leitungsübergang und ein Speicherknoten­ übergang innerhalb eines jeden aktiven Bereichs (21) auf gegenüberliegenden Seiten einer jeden Wortleitung (12) er­ zeugt;
  • - es werden erste dielektrische Abstands­ elemente (26) gebildet, die vertikalen Rändern der in Musterform gebrachten Wortleitungen (12) benachbart sind;
  • - es wird eine zweite dielektrische Schicht (41) über der Anordnungsoberfläche nie­ dergeschlagen;
  • - es wird eine erste, ausgerichtete, ver­ grabene Kontaktstelle an jedem Ziffern­ leitungsübergang in jedem aktiven Bereich (21) erzeugt;
  • - es wird eine zweite leitende Schicht (32, 33) über der Anordnungsoberfläche niedergeschlagen, wobei die zweite leitende Schicht direkten Kontakt zu den Ziffernleitungsübergängen an den ersten vergrabenen Kontaktstellen herstellt;
  • - es wird eine dritte dielektrische Schicht (34) über der zweiten leitenden Schicht (32, 33) niedergeschlagen;
  • - die zweite leitende Schicht (32, 33) und die dritte dielektrische Schicht (34) werden maskiert und geätzt, um eine Mehrzahl paralleler leitender Ziffernlei­ tungen (11) zu bilden, die entlang den Spalten derart ausgerichtet sind, daß eine Ziffernleitung (11) elektrischen Kontakt zu jedem Ziffernleitungsübergang innerhalb einer Spalte herstellt, wobei die Ziffernleitungen (11) senkrecht zu den und über die Wortleitungen verlau­ fen, unter Bildung einer 3-dimensionalen, wellenformähnlichen Topologie;
  • - es werden zweite dielektrische Abstands­ elemente (35) gebildet, die den vertika­ len Rändern der in Musterform gebrachten Ziffernleitungen (11) benachbart sind;
  • - es wird eine erste Oxidschicht (42) auf der existierenden Oberfläche des Silizi­ umsubstrats (20) niedergeschlagen und eingeebnet;
  • - es wird eine dritte leitende Schicht (51) über der eingeebneten ersten Oxidschicht (42) niedergeschlagen;
  • - es wird eine erste Zellen-Dielektrikum- Schicht (52) über der dritten leitenden Schicht (51) niedergeschlagen;
  • - es wird eine vierte leitende Schicht (53) über der ersten Zellen-Dielektrikum- Schicht (52) niedergeschlagen;
  • - es wird eine vergrabene Kontaktstelle (61) maskiert und geätzt, um Zugriff zu einem aktiven Bereich (21) zu ermögli­ chen, wobei vertikale Seitenwände inner­ halb der Öffnung der vergrabenen Kontakt­ stelle (61) gebildet werden;
  • - eine zweite Oxidschicht (71) wird nieder­ geschlagen und anisotrop geätzt, um ver­ tikale Oxid-Abstandselemente (21) zu bilden, die den vertikalen Seitenwänden der Öffnung für den vergrabenen Kontakt (61) benachbart sind;
  • - es wird eine fünfte leitende Schicht (81) über und erstreckungsgleich zu der vier­ ten leitenden Schicht (53), den vertika­ len Oxid-Abstandselementen (71) und der freigelegten Oberfläche des aktiven Be­ reichs (21) niedergeschlagen;
  • - es wird eine Nitrid-Schicht (82) nieder­ geschlagen und anisotrop geätzt, um ver­ tikale Nitrid-Abstandselemente (82) zu bilden, die den vertikalen Seitenwänden der fünften leitenden Schicht (81) be­ nachbart sind, die in der Öffnung des vergrabenen Kontaktes (61) angeordnet sind;
  • - es wird eine sechste leitende Schicht (91) niedergeschlagen und anisotrop ge­ ätzt, um vertikale leitende Abstandsele­ mente (91) zu bilden, die den vertikalen Nitrid-Abstandselementen (82) benachbart sind, wobei die unteren Enden der leiten­ den Abstandselemente (91) Kontakt zu der fünften leitenden Schicht (81) innerhalb der Öffnung des vergrabenen Kontaktes (61) herstellen;
  • - die vertikalen Nitrid-Abstandselemente (82) werden isotrop geätzt, wodurch eine Mehrzahl der vertikalen leitenden Ab­ standselemente (91) zurückbleibt, die freistehend in der Öffnung des vergrabe­ nen Kontaktes (61) angeordnet sind;
  • - die vierte (53) und die fünfte (81) lei­ tende Schicht werden in Musterform ge­ bracht, um eine rechteckboxförmige lei­ tende Struktur zu bilden, welche die vertikalen leitenden Abstandselemente (91) umgibt und verbindet, wodurch eine Speicherknotenplatte (111) gebildet wird;
  • - es wird eine zweite Zellen-Dielektrikum- Schicht (121) über und erstreckungsgleich zu der Speicherknotenplatte (111) nieder­ geschlagen; und
  • - es wird eine siebente leitende Schicht (122) über und erstreckungsgleich zu der zweiten Zellen-Dielektrikum-Schicht (121) niedergeschlagen, wodurch eine obere Zellenplatte (122) gebildet wird, die eine Verbindung zu der dritten leitenden Schicht (512) herstellt, wobei die dritte leitende Schicht (51) eine untere Zellen­ platte (51) bildet, wobei die obere (122) und die untere (51) Zellenplatte in Kom­ bination eine doppelte Zellenplatte bil­ den, die der gesamten Speicheranordnung gemeinsam ist.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß für die Gate-Dielektrikum-Schicht (25) ein Oxid verwendet wird.
9. Verfahren nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß die erste (22, 23) und die zweite (32, 33) leitende Schicht eine Schicht aus Wolframsili­ zid (23, 33) und eine Schicht aus leitend do­ tiertem polykristallinem Silizium (22, 32) aufweisen.
10. Verfahren nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, daß die erste (24) und die zweite (41) dielek­ trische Schicht ausgewählt werden aus einer Gruppe, die im wesentlichen aus Oxid und Ni­ trid besteht.
11. Verfahren nach einem der Ansprüche 7 bis 10, dadurch gekennzeichnet, daß für die dritte dielektrische Schicht (34) ein Oxid verwendet wird.
12. Verfahren nach einem der Ansprüche 7 bis 11, dadurch gekennzeichnet, daß die dritte (51), die vierte (53), die fünfte (81), die sechste (91) und die siebente (122) leitende Schicht aus leitend dotiertem polykristallinem Silizium hergestellt werden.
13. Verfahren nach einem der Ansprüche 7 bis 12, dadurch gekennzeichnet, daß die zweite (41) und die dritte (34) di­ elektrische Schicht und die erste (52) und die zweite (121) Zellen-Dielektrikum-Schicht mit­ tels Dampfphasenabscheidung niedergeschlagen werden.
14. Verfahren nach einem der Ansprüche 7 bis 13, dadurch gekennzeichnet, daß im Rahmen der Mustergebung der vierten (53) und der fünften (81) leitenden Schicht eine anisotrope Ätzung der freiliegenden vierten (53) und der fünften (81) leitenden Schicht durchgeführt wird, wobei die Ätzung an dem ersten Zellen-Dielektrikum (52) anhält.
15. Verfahren nach einem der Ansprüche 7 bis 13, dadurch gekennzeichnet, daß im Rahmen der Mustergebung der vierten (53) und der fünften (81) leitenden Schicht eine anisotrope Ätzung der freiliegenden vierten (53) und der fünften (81) leitenden Schicht durchgeführt wird, wobei die Ätzung sich durch das erste Zellen-Dielektrikum (52) hindurch fortsetzt und die darunterliegende dritte leitende Schicht (51) anisotrop geätzt wird, wobei das Ätzen an der eingeebneten ersten Oxidschicht (42) anhält.
16. Verfahren zur Herstellung eines DRAM-Speicher­ kondensators auf einem Siliziumsubstrat (20) mit aktiven Bereichen (21), Wortleitungen (12) und Ziffernleitung (11), gekennzeichnet durch folgende Schrittfolge:
  • - Es wird eine erste Oxidschicht (42) auf einer Oberfläche des Siliziumsubstrats (20) niedergeschlagen und eingeebnet;
  • - es wird eine erste leitende Schicht (51) über der eingeebneten ersten Oxidschicht (42) niedergeschlagen;
  • - es wird eine erste Zellen-Dielektrikum- Schicht (52) über der ersten leitenden Schicht (51) niedergeschlagen;
  • - es wird eine zweite leitende Schicht (53) über der ersten Zellen-Dielektrikum- Schicht (52) niedergeschlagen;
  • - es wird eine vergrabene Kontaktstelle (61) maskiert und geätzt, um Zutritt zu einem aktiven Bereich (21) zu ermögli­ chen, unter Bildung vertikaler Seitenwän­ de innerhalb der Öffnung der vergrabenen Kontaktstelle (61);
  • - es wird eine zweite Oxidschicht (71) niedergeschlagen und anisotrop geätzt, um vertikale Oxid-Abstandselemente (71) zu bilden, die den vertikalen Seitenwänden der vergrabenen Kontaktöffnung (61) be­ nachbart sind;
  • - es wird eine dritte leitende Schicht (81) über und erstreckungsgleich zu der zwei­ ten leitenden Schicht (53), den vertika­ len Oxid-Abstandselementen (71) und der freiliegenden Oberfläche des aktiven Bereichs (21) niedergeschlagen;
  • - es wird eine Nitrid-Schicht (82) nieder­ geschlagen und anisotrop geätzt, um ver­ tikale Nitrid-Abstandselemente (82) zu bilden, die den vertikalen Seitenwänden der dritten leitenden Schicht (81) be­ nachbart sind, die in der vergrabenen Kontaktöffnung (61) angeordnet sind;
  • - es wird eine vierte leitende Schicht (91) niedergeschlagen und anisotrop geätzt, um vertikale leitende Abstandselemente (91) zu bilden, die den vertikalen Nitrid- Abstandselementen (82) benachbart sind, wobei untere Enden der leitenden Abstandselemente (91) Kontakt zu der dritten leitenden Schicht (81) innerhalb der vergrabenen Kontaktöffnung (61) herstellen;
  • - die vertikalen Nitrid-Abstandselemente (82) werden isotrop geätzt, wodurch eine Mehrzahl der vertikalen leitenden Ab­ standselemente (91) übrigbleibt, die freistehend in der vergrabenen Kontakt­ öffnung (61) angeordnet sind;
  • - die zweite (53) und die dritte (81) lei­ tende Schicht werden in Musterform ge­ bracht, um eine rechteckboxförmige lei­ tende Struktur zu bilden, welche die vertikalen leitenden Abstandselemente (91) umgibt und verbindet, wodurch eine Speicherknotenplatte (111) gebildet wird;
  • - es wird eine zweite Zellen-Dielektrikum- Schicht (121) über und erstreckungsgleich zu der Speicherknotenplatte (111) nieder­ geschlagen; und
  • - es wird eine fünfte leitende Schicht (122) über und erstreckungsgleich zu der zweiten Zellen-Dielektrikum-Schicht (121) niedergeschlagen, wodurch eine obere Zellenplatte (122) gebildet wird, die eine Verbindung zu der ersten leitenden Schicht (51) herstellt, wobei die erste leitende Schicht (51) eine untere Zellen­ platte (51) bildet, wobei die obere (122) und die untere (51) Zellenplatte zusammen eine doppelte Zellenplatte bilden, die der gesamten Speicheranordnung gemeinsam ist.
17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß die erste (51), die zweite (53), die dritte (81), die vierte (91) und die fünfte (122) leitende Schicht aus leitend dotiertem polykristallinem Silizium hergestellt werden.
18. Verfahren nach einem der Ansprüche 7 bis 17, dadurch gekennzeichnet, daß die erste (52) und die zweite (121) Zel­ len-Dielektrikum-Schicht aus einer Gruppe ausgewählt werden, die im wesentlichen aus Oxid, einem Oxid-Nitrid-Verbund und Ta2O5 besteht.
19. Verfahren nach einem der Ansprüche 16 bis 18, dadurch gekennzeichnet, daß im Rahmen der Mustergebung der zweiten (53) und der dritten (81) leitenden Schicht eine anisotrope Ätzung der freiliegenden zweiten (53) und der dritten (81) leitenden Schicht durchgeführt wird, wobei die Ätzung an dem ersten Zellen-Dielektrikum (52) anhält.
20. Verfahren nach einem der Ansprüche 16 bis 18, dadurch gekennzeichnet, daß im Rahmen der Mustergebung der zweiten (53) und der dritten (81) leitenden Schicht eine anisotrope Ätzung der freigelegten zwei­ ten (53) und vierten (91) leitenden Schicht durchgeführt wird, wobei sich die Ätzung durch das erste Zellen-Dielektrikum (52) hindurch fortsetzt und die darunterliegende erste lei­ tende Schicht (51) anisotrop geätzt wird, wobei die Ätzung an der eingeebneten ersten Oxidschicht (42) anhält.
DE4203400A 1991-02-08 1992-02-06 Auf einem siliziumsubstrat gebildeter speicherkondensator Withdrawn DE4203400A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US07/653,035 US5126280A (en) 1991-02-08 1991-02-08 Stacked multi-poly spacers with double cell plate capacitor

Publications (1)

Publication Number Publication Date
DE4203400A1 true DE4203400A1 (de) 1992-08-13

Family

ID=24619237

Family Applications (1)

Application Number Title Priority Date Filing Date
DE4203400A Withdrawn DE4203400A1 (de) 1991-02-08 1992-02-06 Auf einem siliziumsubstrat gebildeter speicherkondensator

Country Status (3)

Country Link
US (1) US5126280A (de)
JP (1) JPH0629482A (de)
DE (1) DE4203400A1 (de)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4301690A1 (de) * 1992-01-24 1993-07-29 Micron Technology Inc
US6559494B1 (en) 1997-02-27 2003-05-06 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and a method for fabricating the same
US6914286B2 (en) 2002-06-27 2005-07-05 Samsung Electronics Co., Ltd. Semiconductor memory devices using sidewall spacers
US7399689B2 (en) 2002-06-27 2008-07-15 Samsung Electronics Co., Ltd. Methods for manufacturing semiconductor memory devices using sidewall spacers

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940006587B1 (ko) * 1991-05-23 1994-07-22 삼성전자 주식회사 디램셀의 캐패시터 제조방법
KR930010081B1 (ko) * 1991-05-24 1993-10-14 현대전자산업 주식회사 2중 적층캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법
US5240871A (en) * 1991-09-06 1993-08-31 Micron Technology, Inc. Corrugated storage contact capacitor and method for forming a corrugated storage contact capacitor
US5266512A (en) * 1991-10-23 1993-11-30 Motorola, Inc. Method for forming a nested surface capacitor
US5256588A (en) * 1992-03-23 1993-10-26 Motorola, Inc. Method for forming a transistor and a capacitor for use in a vertically stacked dynamic random access memory cell
JP2827728B2 (ja) * 1992-08-03 1998-11-25 日本電気株式会社 半導体記憶装置およびその製造方法
KR950010876B1 (ko) * 1992-12-30 1995-09-25 현대전자산업주식회사 반도체 기억장치의 전하보존전극 제조방법
US5340763A (en) * 1993-02-12 1994-08-23 Micron Semiconductor, Inc. Multi-pin stacked capacitor utilizing micro villus patterning in a container cell and method to fabricate same
US5278091A (en) * 1993-05-04 1994-01-11 Micron Semiconductor, Inc. Process to manufacture crown stacked capacitor structures with HSG-rugged polysilicon on all sides of the storage node
KR970000228B1 (ko) * 1993-08-30 1997-01-06 현대전자산업 주식회사 디램 캐패시터의 제조방법
US5543346A (en) * 1993-08-31 1996-08-06 Hyundai Electronics Industries Co., Ltd. Method of fabricating a dynamic random access memory stacked capacitor
KR960016486B1 (ko) * 1993-08-31 1996-12-12 현대전자산업 주식회사 디램 캐패시터 및 그 제조방법
JP2555965B2 (ja) * 1993-12-13 1996-11-20 日本電気株式会社 半導体装置の製造方法
KR0171072B1 (ko) * 1994-04-12 1999-02-01 문정환 반도체 메모리 셀 제조방법 및 구조
US5538592A (en) * 1994-07-22 1996-07-23 International Business Machines Corporation Non-random sub-lithography vertical stack capacitor
US5545581A (en) * 1994-12-06 1996-08-13 International Business Machines Corporation Plug strap process utilizing selective nitride and oxide etches
US5648290A (en) * 1994-12-30 1997-07-15 Lsi Logic Corporation Method of making a CMOS dynamic random-access memory (DRAM)
US5665622A (en) * 1995-03-15 1997-09-09 International Business Machines Corporation Folded trench and rie/deposition process for high-value capacitors
DE19527023C1 (de) * 1995-07-24 1997-02-27 Siemens Ag Verfahren zur Herstellung eines Kondensators in einer Halbleiteranordnung
US5789291A (en) * 1995-08-07 1998-08-04 Vanguard International Semiconductor Corporation Dram cell capacitor fabrication method
JP2836546B2 (ja) * 1995-10-31 1998-12-14 日本電気株式会社 半導体装置およびその製造方法
US5783470A (en) * 1995-12-14 1998-07-21 Lsi Logic Corporation Method of making CMOS dynamic random-access memory structures and the like
US5801413A (en) * 1995-12-19 1998-09-01 Micron Technology, Inc. Container-shaped bottom electrode for integrated circuit capacitor with partially rugged surface
US5770498A (en) * 1996-01-31 1998-06-23 Micron Technology, Inc. Process for forming a diffusion barrier using an insulating spacer layer
US5604146A (en) * 1996-06-10 1997-02-18 Vanguard International Semiconductor Corporation Method to fabricate a semiconductor memory device having an E-shaped storage node
KR100246989B1 (ko) * 1996-09-09 2000-03-15 김영환 반도체소자의 캐패시터 형성방법
JPH10150162A (ja) * 1996-11-18 1998-06-02 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
US6104055A (en) * 1997-03-27 2000-08-15 Nec Corporation Semiconductor device with memory cell having a storage capacitor with a plurality of concentric storage electrodes formed in an insulating layer and fabrication method thereof
US5728618A (en) * 1997-06-04 1998-03-17 Vanguard International Semiconductor Corporation Method to fabricate large capacitance capacitor in a semiconductor circuit
KR100234379B1 (ko) * 1997-06-10 1999-12-15 윤종용 비트라인의 산화를 방지하기 위한 반도체 메모리장치의 제조방법
US6146961A (en) * 1997-06-23 2000-11-14 Micron Technology, Inc. Processing methods of forming a capacitor
US6392264B2 (en) * 1997-07-08 2002-05-21 Hideki Takeuchi Semiconductor memory device and method of producing the same
US5920763A (en) * 1997-08-21 1999-07-06 Micron Technology, Inc. Method and apparatus for improving the structural integrity of stacked capacitors
US6150213A (en) * 1998-07-08 2000-11-21 Vanguard International Semiconductor Corporation Method of forming a cob dram by using self-aligned node and bit line contact plug
US6165865A (en) * 1998-10-30 2000-12-26 United Microelectronics Corp. Method of fabricating dual cylindrical capacitor
KR100308622B1 (ko) * 1999-04-12 2001-11-01 윤종용 디램 셀 캐패시터 및 제조 방법
US6297121B1 (en) * 2000-08-16 2001-10-02 Vanguard International Semiconductor Corporation Fabrication method for capacitors in integrated circuits with a self-aligned contact structure
US6232168B1 (en) * 2000-08-25 2001-05-15 Micron Technology, Inc. Memory circuitry and method of forming memory circuitry
US7105403B2 (en) * 2003-07-28 2006-09-12 Micron Technology, Inc. Double sided container capacitor for a semiconductor device and method for forming same
US7098103B2 (en) * 2004-03-12 2006-08-29 Intersil Americas, Inc. Method and structure for non-single-polycrystalline capacitor in an integrated circuit
US7022581B2 (en) * 2004-07-08 2006-04-04 Agere Systems Inc. Interdigitaded capacitors
TWI396261B (zh) * 2009-11-11 2013-05-11 Inotera Memories Inc 堆疊式隨機動態存取記憶體之低寄生電容位元線之製造方法
US10147719B2 (en) * 2016-11-17 2018-12-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor field effect transistors and manufacturing method thereof

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE469561C (de) * 1927-08-19 1928-12-15 Oerlikon Maschf Grenzstromrelais fuer Wechselstrom zur UEberwachung von elektrischen Stromkreisen
JPS6474752A (en) * 1987-09-17 1989-03-20 Matsushita Electric Ind Co Ltd Manufacture of semiconductor device
JPH0747574B2 (ja) * 1989-03-03 1995-05-24 大日本製薬株式会社 ピリジン誘導体及びそれを有効成分とする向精神剤
US5061650A (en) * 1991-01-17 1991-10-29 Micron Technology, Inc. Method for formation of a stacked capacitor
US5053351A (en) * 1991-03-19 1991-10-01 Micron Technology, Inc. Method of making stacked E-cell capacitor DRAM cell

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4301690A1 (de) * 1992-01-24 1993-07-29 Micron Technology Inc
US6559494B1 (en) 1997-02-27 2003-05-06 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and a method for fabricating the same
US6914286B2 (en) 2002-06-27 2005-07-05 Samsung Electronics Co., Ltd. Semiconductor memory devices using sidewall spacers
US7399689B2 (en) 2002-06-27 2008-07-15 Samsung Electronics Co., Ltd. Methods for manufacturing semiconductor memory devices using sidewall spacers
DE10327945B4 (de) * 2002-06-27 2010-09-02 Samsung Electronics Co., Ltd., Suwon Halbleiterspeichervorrichtungen und Verfahren zur Herstellung derselben unter Verwendung von Seitenwandabstandshaltern

Also Published As

Publication number Publication date
JPH0629482A (ja) 1994-02-04
US5126280A (en) 1992-06-30

Similar Documents

Publication Publication Date Title
DE4203400A1 (de) Auf einem siliziumsubstrat gebildeter speicherkondensator
DE4229363C2 (de) Verfahren zur Bildung eines Kondensators
DE4217443C2 (de) Verfahren zur Herstellung einer DRAM-Anordnung
DE4236814C2 (de) Verfahren zur Bildung eines Kondensators
DE4208696A1 (de) Verfahren zum herstellen einer dram-speicheranordnung
DE4201004C2 (de) Verfahren zur Bildung eines Kondensators
DE4142961A1 (de) Dram-speicheranordnung
DE4201520A1 (de) Verfahren zur herstellung einer dram-anordnung
DE4424933C2 (de) Verfahren zur Herstellung einer dynamischen Speicherzelle
DE4215203A1 (de) Speicherkondensator und verfahren zu dessen herstellung
DE4213945A1 (de) Speicherkondensator und verfahren zu dessen herstellung
DE4301690A1 (de)
EP0744771A1 (de) DRAM-Speicherzelle mit vertikalem Transistor
DE4321638A1 (de) Halbleiterspeicherbauelement mit einem Kondensator und Verfahren zu seiner Herstellung
DE4341698B4 (de) Halbleiterbauelement mit einem Speicherkondensator und Verfahren zu dessen Herstellung
DE19842704C2 (de) Herstellverfahren für einen Kondensator mit einem Hoch-epsilon-Dielektrikum oder einem Ferroelektrikum nach dem Fin-Stack-Prinzip unter Einsatz einer Negativform
DE19718721A1 (de) DRAM-Zellenanordnung und Verfahren zu deren Herstellung
DE4328510C2 (de) Verfahren zur Herstellung eines Halbleiterspeicherbauelementes mit einem Kondensator
DE4327813C2 (de) Verfahren zur Herstellung eines DRAM's
DE19546999C1 (de) Verfahren zur Herstellung von Kondensatoren in einer Halbleiteranordnung
DE4408565A1 (de) Halbleiterspeichereinrichtung und Verfahren zu ihrer Herstellung
DE19748274A1 (de) Kondensator und Verfahren zu seiner Herstellung
DE4447804C2 (de) Verfahren zum Herstellen einer leitfähigen Mehrfachbehälter-Struktur auf der bestehenden Topographie eines Ausgangssubstrats
DE19860884A1 (de) Verfahren zur Herstellung eines Dram-Zellenkondensators
DE4238081A1 (en) Stacked capacitor for semiconductor DRAM storage cell - has step in upper surface of lower electrode, with field insulation film formed on silicon substrate, e.g. by LOCOS process

Legal Events

Date Code Title Description
8139 Disposal/non-payment of the annual fee