DE4208696A1 - Verfahren zum herstellen einer dram-speicheranordnung - Google Patents

Verfahren zum herstellen einer dram-speicheranordnung

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DE4208696A1
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Pierre Fazan
Hiang C Chan
Howard E Rhodes
Charles H Dennison
Yauh-Ching Liu
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    • Y10S257/90—MOSFET type gate sidewall insulating spacer

Description

Die vorliegende Erfindung bezieht sich auf Halblei­ terschaltungs-Speichervorrichtungen und insbesonde­ re auf ein Verfahren zur Herstellung von in hoch­ dichten DRAM-Anordnungen (Dynamic Random Access Memory-Anordnungen) eingesetzten 3-dimensionalen Stapelzellen-Kondensatoren.
Bei dynamischen Halbleiterspeichervorrichtungen ist es wesentlich, daß die Zellenplatten der Speicher­ knotenkondensatoren trotz parasitärer Kapazitäten und trotz Rauschens, welche während des Betriebs der Schaltung auftreten können, groß genug sind, um eine adäquate Ladung oder Kapazität beizubehalten. Wie es bei den meisten integrierten Halbleiter­ schaltungen der Fall ist, wird die Schaltungsdichte mit einer ziemlich konstanten Rate weiter erhöht. Das Problem der Aufrechterhaltung der Speicher­ knotenkapazität ist von besonderer Bedeutung, wenn die Dichte von DRAM-Anordnungen für zukünftige Generationen von Speichervorrichtungen weiter er­ höht wird.
Die Fähigkeit, Speicherzellen dicht zu packen und dabei die benötigten Speicherfähigkeiten aufrecht zu erhalten, ist eine kritische Anforderung an Halbleiterherstellungstechnologien, wenn zukünftige Generationen erweiterter Speicheranordnungsvor­ richtungen erfolgreich hergestellt werden sollen.
Ein Verfahren zum Aufrechterhalten sowie zum Erhö­ hen der Speicherknotengröße bei dicht gepackten Speichervorrichtungen besteht in der Verwendung des "Stapelspeicherzellen"-Aufbaus. Bei dieser Techno­ logie werden zwei Schichten eines leitfähigen Materials, wie zum Beispiel polykristallines Sili­ zium (im folgenden kurz "Polysilizium" genannt), über einer Zugriffsvorrichtung auf einem Silizium­ wafer aufgebracht, wobei dielektrische Schichten sandwichartig zwischen den Polysiliziumschichten angeordnet werden. Eine auf diese Weise ausgebilde­ te Zelle ist als Stapelkondensatorzelle (STC) bekannt. Eine derartige Zelle nutzt den Raum über der Zugriffsvorrichtung für Kondensatorplatten, besitzt eine geringe Soft Error Rate (SER) und kann in Verbindung mit zwischen den Platten vorgesehenen isolierenden Schichten hoher Dielektrizitätskon­ stante eingesetzt werden.
Es ist jedoch schwierig, eine ausreichende Spei­ cherkapazität mit einem herkömmlichen STC-Kondensa­ tor zu erreichen, da der Speicherelektrodenbereich auf die Grenzen seines eigenen Zellenbereichs be­ schränkt ist. Auch wird das Aufrechterhalten einer hohen elektrischen Durchschlagfestigkeit zwischen Polysiliziumschichten in dem STC-Kondensator zu einem großen Problem, sobald die Dicke des Isola­ tors zweckmäßig dimensioniert ist.
Ein von S. Inoue et al. verfaßter Artikel mit dem Titel "A SPREAD STACKED CAPACITOR (SSC) CELL FOR 64MBIT DRAMS" in IEDM, Dig. Tech. Papers, Seiten 31 bis 34, 1989, welcher durch Bezugnahme hierin aufgenommen wird, befaßt sich mit einer Speicher­ elektrode einer ersten Speicherzelle, die bis in den Bereich der benachbarten zweiten Speicherzelle ausgedehnt ist.
Der Herstellungsprozeß für SSC-Zellen (siehe Fig. 2, Seite 32) beginnt damit, daß eine Speicherelektrode über den Ziffernleitungen aufgebracht wird, welche von der ersten Speicherzelle bis zu den ihr benach­ barten Speicherzellen ausgedehnt ist und umgekehrt. Dies führt zu einer Stapelkondensatoranordnung, bei der jede Speicherelektrode zwei Speicherzellenbe­ reiche belegen kann, wodurch die Speicherkapazität einer Speicherzelle somit nahezu verdoppelt wird. Der SSC-Prozeß ist jedoch kompliziert und fügt dem Standardprozeß wenigstens zwei Masken hinzu.
Außerdem wird in dem von T. Ema et al. verfaßten Artikel mit der Bezeichnung "3-DIMENSIONAL STACKED CAPACITOR CELL FOR 16M AND 64M DRAMS" in IEDM, Dig. Tech. Papers, Seiten 592 bis 595, 1988, welcher durch Bezugnahme hierin aufgenommen wird, eine 3- dimensionale Stapelkondensator-Flossenstruktur erörtert.
Die Flossenstruktur und ihre Entwicklung sind in dem vorstehend genannten Artikel in Fig. 1 auf Seite 593 dargestellt. Der Speicherknoten wird durch zwei als Flossen bezeichnete Polysilizium­ schichten mit Lücken zwischen den Flossen gebildet (die Anzahl der Flossen kann erhöht werden, ist jedoch durch die verwendeten Gestaltungsregeln begrenzt). Eine Kondensator-Dielektrikumschicht umgibt die gesamte Oberfläche der Flossen, wobei Polysilizium (das für eine Kondensatorzellenplatte verwendet wird) die Flossen bedeckt und die Lücken füllt. Diese Ausbildung läßt sich unter Verwendung derzeitiger Verfahren herstellen und erhöht die Speicherkapazität, jedoch ist sie nicht für eine DRAM-Zelle geeignet, die nach den Regeln aufgebaut ist, die für ein Design im tiefen Submikrometerbe­ reich (wie z. B. 0,2 µm) gelten, da die Gesamtdicke der mehreren Flossen und der Zellenplatte viel größer als die minimale Merkmals­ größe ist. Außerdem macht der zur Realisierung dieser Flossenstruktur erforderliche Prozeßablauf eine exakte Ausrichtung zwischen zwei benachbarten Wortleitungen und Bitstellenleitungen bzw. Ziffern­ leitungen erforderlich. Diese Ausrichtung, zusammen mit dem Erfordernis, daß das Speicherknoten-Poly­ silizium den Speicherknotenkontakt überlappt, führt zu einem größeren Zellenbereich, der nicht für die vorstehend erwähnten Regeln für ein 0,2 µm-Design geeignet ist.
Die vorliegende Erfindung entwickelt eine in etwa E-förmige Stapelzelle, die der Flossenstruktur- Zelle ähnlich ist, jedoch einen großen und sehr wichtigen Unterschied zu dieser besitzt. Die E- förmige Stapelzelle maximiert den für den Speicher­ knoten zur Verfügung stehenden Flächenbereich, den die Flossenstruktur-Zelle für den zum Verbinden der Speicherknotenplatte mit einem aktiven Bereich hergestellten Kontakt verbraucht. Bei der Erfindung wird ein bestehendes Stapelkondensator-Herstel­ lungsverfahren zur Bildung einer 3-dimensionalen E-förmigen Stapelzelle modifiziert.
Die Erfindung ist darauf gerichtet, die Speicher­ zellen-Oberflächenausdehnung in einem Herstellungs­ verfahren für hochdichte/großvolumige DRAMs zu maximieren. Ein bestehendes Stapelkondensator-Her­ stellungsverfahren wird modifiziert, um einen 3- dimensionalen Stapelkondensator zu bilden, der im folgenden kurz als E-Stapelzelle oder SEC-Zelle bezeichnet wird. Die SEC-Ausbildung bildet eine Kondensatorspeicherzelle, wobei die vorliegende Erfindung bei einem DRAM-Herstellungsverfahren verwendet wird, wobei sich jedoch versteht, daß diese Schritte auch in anderen Verfahren zum Ein­ satz kommen können, in denen Speicherzellen erfor­ derlich sind, wie zum Beispiel bei VRAMs, EPROMs oder dergleichen.
Nach Vorbereitung eines Siliziumwafers unter Ver­ wendung herkömmlicher Verfahrensschritte entwickelt die vorliegende Erfindung die SEC-Zelle durch Nie­ derschlagen von Schichten aus Polysilizium und dielektrischem Material in einander abwechselnder Weise, wobei diese Schichten dann in Muster ge­ bracht und geätzt werden, um eine Speicherknoten­ platte zu bilden, die einen E-förmigen Querschnitt besitzt. Die Gesamtstruktur ist der Topologie des Wafers angepaßt, die durch zwei benachbarte Ziffernleitungen gebildet ist, welche sich senk­ recht zu sowie über der Oberseite von zwei benach­ barten Wortleitungen erstrecken, woraus sich ein vergrößerter Kondensatorplatten-Oberflächenbereich für jede Speicherzelle ergibt. Eine derartige Kon­ struktion schafft eine enorme Verbesserung im Ver­ gleich zu der Flossenstruktur-Zelle durch Maximie­ ren des für einen Speicherknoten zur Verfügung stehenden Flächenbereichs.
Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Die Erfindung und Weiterbildungen der Erfindung werden im folgenden anhand der zeichnerischen Dar­ stellungen eines Ausführungsbeispiels noch näher erläutert. In den Zeichnungen zeigen:
Fig. 1 eine Querschnittsansicht eines Bereichs eines im Herstellungsprozeß befindlichen Wafers unter Darstellung einer fertigen E-Stapelzelle gemäß der vorliegenden Erfindung;
Fig. 2 eine Draufsicht auf einen Teil eines im Herstellungsprozeß befindlichen Wafers unter Darstellung von Ziffernleitungen, Wortleitungen und Speicherkondensatoren;
Fig. 3 eine Querschnittsansicht entlang der unterbrochenen Linie A-A der Fig. 2;
Fig. 4 eine Querschnittsansicht entlang der unterbrochenen Linie B-B der Fig. 2;
Fig. 5 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 3 nach dem Niederschlag von konfor­ mem Dielektrikum über den vorhandenen Wortleitungen;
Fig. 6 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 5 nach Photoresist- und Ätzschritten an einem vergrabenen Kontakt;
Fig. 7 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 6 nach Entfernen des Photoresist sowie Aufbringen eines Abdecknieder­ schlags aus einer dicken Polysilizium­ schicht und Aufbringen von Abdecknieder­ schlägen von einander abwechselnden Schichten aus dielektrischem Material und Polysilizium;
Fig. 8 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 7 nach Photoresist- und Ätzschritten an zwei benachbarten Speicherknoten;
Fig. 9 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 8 nach einem Polysiliziumnieder­ schlag gefolgt von einem Polysilizium- Abstandselement-Ätzschritt;
Fig. 10A eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 9 nach Photoresist- und Ätzschritten an benachbarten Speicherknotenplatten,;
Fig. 10B eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 9 nach Photoresist- und partiellen Polysilizium-Ätzschritten an benachbarten Speicherknotenplatten; und
Fig. 11 eine der Fig. 1 entsprechende Quer­ schnittsansicht des im Herstellungsprozeß befindlichen Waferteils der Fig. 10A oder 10B nach Niederschlägen eines konformen Zellendielektrikums und einer Polysilizi­ umzellenplatte.
Die Erfindung ist darauf gerichtet, den Speicher­ zellen-Oberflächenbereich in einem Herstellungsver­ fahren zur Herstellung von hochdichten/großvolumi­ gen DRAMs zu maximieren, und zwar in einer Abfolge, wie sie in den Fig. 2 bis 11 dargestellt ist.
Ein Siliziumwafer wird unter Verwendung herkömmli­ cher Herstellungsschritte bis zu dem Punkt des Festlegens einer Zellenanordnung vorbereitet. Daran schließt sich die Kondensatorherstellung in der nachfolgend beschriebenen Weise an.
Der Kondensator jeder Zelle stellt eine Verbindung mit einem vergrabenen bzw. verborgenen Kontakt innerhalb der Zelle her, während sich der Kondensa­ tor bis zu dem aktiven Bereich einer benachbarten Zelle erstreckt. Alle aktiven Bereiche innerhalb der Anordnung sind durch ein dickes Feld-Oxid voneinander getrennt. Die aktiven Bereiche lassen sich in ineinandergreifenden Spalten bzw. Kolonnen und nicht-ineinandergreifenden Reihen oder einfach ausgedrückt parallel zueinander und in Ausrichtung miteinander sowohl in vertikaler als auch in hori­ zontaler Richtung anordnen. Die aktiven Bereiche werden zur Bildung aktiver MOS-Transistoren be­ nutzt, die abhängig von ihrer beabsichtigten Ver­ wendung als NMOS- oder PMOS-Typ-FETs dotiert werden können.
Fig. 2 zeigt eine Draufsicht auf einen Bereich einer fertigen mehrschichtigen Speicheranordnung mit den Hauptaufbaublöcken, die Ziffernleitungen 11, Wortleitungen 12 sowie Speicherknotenplatten 13 einer SEC-Zelle beinhalten.
Wie in Fig. 3 gezeigt ist, werden mit Silizid 23 und Dielektrikum 24 (bei dem es sich entweder um Oxid oder Nitrid handeln kann) überdeckte Polysili­ ziumschichten 22 in derartige Muster gebracht, daß sie als Wortleitungen 12 dienen. Außerdem sind die Wortleitungen 12 voneinander sowie von sich an­ schließenden leitfähigen Schichten durch dielektri­ sche Abstandselemente 26 getrennt, die ebenfalls aus Oxid oder Nitrid gebildet sind und zuvor über einer dünnen Schicht aus Gate-Oxid 25 oder einer dicken Schicht aus Feld-Oxid 27 niedergeschlagen worden sind. Die dielektrischen Schichten 24 und 26 können durch chemische Dampfphasenabscheidung nie­ dergeschlagen werden, was wegen seiner ausgezeich­ neten Konformität bevorzugt wird. Die aktiven Be­ reiche 21 sind in herkömmlichen Verfahrensschritten zweckmäßig zu einem geeigneten Leitfähigkeitstyp dotiert worden, und zwar mit Dotierstoff, der in die Hauptmasse des Siliziumwafers 20 eindringt. Der Wafer ist nun für die Bildung der Ziffernleitungen bereit, die senkrecht zu den Wortleitungen 12 verlaufen.
Fig. 4 veranschaulicht die Bildung der Ziffernlei­ tungen 11. Eine konforme Dielektrikumschicht 31 wird über der vorhandenen Waferoberfläche niederge­ schlagen, um die zuvor gebildeten aktiven Bereiche 21 von der nachfolgenden Bildung der Ziffernleitun­ gen 11 zu trennen. Zuerst erfolgen eine Musterge­ bung und Ätzung von verdeckten Ziffernleitungskon­ takten durch die dielektrische Schicht 31 hindurch unter Ermöglichung eines Zugangs zu den aktiven Bereichen 21. Danach werden die Ziffernleitungen 11 aus in Muster gebrachten Schichten gebildet, die aus Polysilizium 32, Silizid 33 und Dielektrikum 34 bestehen und der Anordnung der verdeckten Ziffern­ leitungskontakte folgen. Bei dem Dielektrikum 34 kann es sich entweder um Nitrid oder Oxid handeln, das durch chemische Dampfphasenabscheidung aufge­ bracht werden kann. Das Polysilizium 32 ist zuvor leitfähig dotiert worden, um eine elektrische Kopp­ lung mit dem Silizid 33 zu bilden sowie als Leiter für die Ziffernleitungen 11 zu dienen. Die Zif­ fernleitungen 11 verlaufen senkrecht zu sowie über der Oberseite der in Fig. 2 gezeigten Wortleitungen 12 und sind der Waferoberfläche angepaßt, woraus sich eine wellenformähnliche Topologie ergibt, die sowohl in Ziffernleitungsrichtung als auch in Wortleitungsrichtung verläuft. Ein zweites Dielek­ trikum, wie z. B. Oxid oder Nitrid, wird nun vor­ zugsweise durch chemische Dampfphasenabscheidung niedergeschlagen, gefolgt von einem anisotropen Ätzvorgang zur Bildung vertikaler dielektrischer Abstandselemente 35.
Die Fig. 5 bis 11 zeigen die Bildung der SEC-Zelle gesehen auf der Grundlage der Querschnittsansicht A-A der Fig. 2 in der die parallelen Wortleitungen 12 im Querschnitt dargestellt sind und aufgrund derer sich die vorliegende Erfindung deutlicher veranschaulichen läßt. Daher wird die Erfindung nun auf der Basis der Wortleitungs-Querschnittsansicht A-A erläutert.
Wie in Fig. 5 gezeigt ist, werden die Wortleitungen 12 und ihre nachfolgenden Trennschichten dann mit einem Dielektrikum 41 bedeckt, das mit einer bevor­ zugten Dicke von 50 bis 200 nm vorzugsweise durch chemische Dampfphasenabscheidung aufgebracht wird. Bei dem Dielektrikum 41 kann es sich entweder um Nitrid oder Oxid handeln, wobei dies von einem später in dem Verfahren verwendeten, gewünschten Speicherknoten-Ätzvorgang abhängig ist.
Wie in Fig. 6 gezeigt ist, wird ein vergrabener bzw. verdeckter Kontakt 52 mit den Wortleitungen 12 ausgerichtet, und zwar durch Bedecken des gesamten Waferoberflächenbereichs mit Photoresist 51. Nach Anwendung einer geeigneten Photomaske erzeugt ein für die verdeckten Kontakte ausgeführter anisotro­ per Ätzvorgang eine Öffnung zum Festlegen des je­ weiligen Kontakts 52.
Bis zu diesem Punkt ist der Verfahrensablauf demje­ nigen einer Anordnung mit herkömmlichen Stapelkon­ densatorzellen gefolgt. Von nun an ist der Herstel­ lungsvorgang neuartig für eine Anordnung mit Spei­ cherkondensatoren des SEC-Typs.
Wie in Fig. 7 gezeigt, ist das Photoresist der Fig. 6 entfernt und eine dicke Schicht aus konformem Polysilizium 61 niedergeschlagen worden. Die konforme Polysiliziumschicht 61 ist über den verdeckten Kontakt 52 mit dem aktiven Bereich 21 verbunden. Nach dem Niederschlag der Polysiliziumschicht 61 werden dielektrische Schichten 62 und 64 sowie Polysiliziumschichten 63 und 65 in einander abwechselnder Weise übereinander niedergeschlagen, wobei als erste Schicht die di­ elektrische Schicht 62 über der dicken Polysili­ ziumschicht 61 niedergeschlagen wird. Für die dielektrischen Schichten 62 und 64 kann entweder Oxid oder Nitrid ausgewählt werden, wobei dies abhängt von der Art des für die dielektrische Schicht 41 niedergeschlagenen dielektrischen Materials sowie von dem später in dem Verfahren verwendeten Speicherknoten-Ätzvorgang. Die für die dielektrischen Schichten 41, 62 und 64 auszuwählen­ den Kombinationen ergeben sich für den Fachmann in naheliegender Weise, nachdem die Verfahrensschrit­ te für den später bei dem vorliegenden Ausführungs­ beispiel erfolgenden Speicherknoten-Ätzvorgang erläutert worden sind.
Wie in Fig. 8 gezeigt ist, wird ein Photoresist 71 in ein derartiges Muster gebracht, daß ein an­ schließender Ätzvorgang zur Bildung eines Speicher­ knotenbereichs führt, der ein Speicherknotenpaar enthält, das später einem Mustergebungs- und Ätz­ vorgang zur Bildung von zwei separaten Speicherkno­ tenplatten unterzogen wird.
Wie in Fig. 9 gezeigt ist, wird nach dem Entfernen des in Fig. 8 gezeigten Photoresist 71 eine konfor­ me Schicht aus Polysilizium niedergeschlagen, ge­ folgt von einem anisotropen Ätzvorgang zur Bildung von vertikalen Polysilizium-Abstandselementen 81, die an den entgegengesetzten Enden des in ein Muster gebrachten Speicherknotenbereichs an den Po­ lysiliziumschichten 61, 63 und 65 anhaften.
Wie in Fig. 10A gezeigt ist, wird ein Photoresist 91 in ein Muster zur Bildung separater Polysilizi­ um-Speicherknotenplatten 92 gebracht, die aus den in Fig. 9 gezeigten, in Muster gebrachten Polysili­ ziumschichten 61, 63, 65 und 81 gebildet sind. Während der Mustergebung der Speicherknotenplatten 92 erfolgt ein Ätzschritt, der in diesem Bereich die die Platten 92 bildenden Polysiliziumschichten zusammen mit den dielektrischen Schichten 62 und 64 entfernt und dann auf der dielektrischen Schicht 41 stoppt. Wenn z. B. für das Dielektrikum 41 Nitrid ausgewählt worden ist, müssen die dielektrischen Schichten 62 und 64 aus einem Dielektrikum eines zweiten Typs, wie z. B. Oxid, gebildet werden. Nach der Mustergebung der Speicherknotenplatten 92 erfolgt ein isotroper Ätzvorgang zum Entfernen der in Fig. 9 gezeigten dielektrischen Schichten 62 und 64 aus Oxid. Wie aus dem Beispiel erkennbar ist, läßt sich die Wahl der Dielektrika 41, 62 und 64 verändern, solange es sich bei dem Dielektrikum 41 um einen anderen Typ als bei den Dielektrika 62 und 64 handelt. Das Gesamtergebnis dieser beiden Ätz­ schritte besteht in der Bildung des oberen E- förmigen Querschnittsbereichs sowie des unteren Bereichs der SEC-Zelle, der sich nach unten er­ streckt und mit dem aktiven Bereich 21 über den vergrabenen Kontakt 52 gekoppelt ist. Die Polysili­ ziumplatten 92 lassen sich durch herkömmliche Texturiertechniken texturieren, um den Oberflächen­ bereich der Speicherknotenplatte noch weiter zu vergrößern.
Abweichend hiervon hinterläßt ein in Fig. 10B dar­ gestellter partieller Polysiliziumätzschritt einen Rest eines Polysiliziumbereichs 93, der noch eine körperliche Verbindung zwischen benachbarten Speicherknotenplatten 92 gestattet. Es wird ein isotroper Naßätzvorgang ausgeführt, um die in Fig. 9 gezeigten dielektrischen Schichten 62 und 64 zu entfernen. Bei Verwendung dieses Ätzvorgangs kann es sich bei den Dielektrika 41, 62 und 64 um solche desselben Typs (Oxid oder Nitrid) handeln, da bei dem partiellen Polysiliziumätzvorgang der verblei­ bende Polysiliziumbereich 93 die dielektrische Schicht 41 während der Entfernung der dielektri­ schen Schichten 62 und 64 schützen kann. Als Resul­ tat dieser beiden Ätzschritte wird der E-förmige Querschnittsbereich der SEC-Zelle gebildet. Nach dem isotropen Naßätzvorgang wird der Polysilizium­ bereich 33 durch einen Polysiliziumätzvorgang vollständig entfernt, der bei Erreichen des Dielek­ trikums 41 stoppt, um dadurch den unteren Bereich der SEC-Zelle zu bilden, der mit dem aktiven Be­ reich 21 über den vergrabenen Kontakt 52 verbunden ist, wodurch die Speicherknotenplatte 92 fertigge­ stellt ist.
Wie in Fig. 11 gezeigt ist, wird nach dem Entfernen des in den Fig. 10A oder 10B gezeigten Photoresist 91 ein Dielektrikum 101 vorzugsweise durch chemi­ sche Dampfphasenabscheidung niedergeschlagen, wobei das Dielektrikum 101 den Polysilizium-Speicher­ knotenplatten 92 angepaßt ist. Bei dem Dielektrikum 101 kann es sich um eines von mehreren Materialien mit hoher Dielektrizitätskonstante handeln, wie z. B. Nitrid, ein Oxid-Nitrid-Gemisch oder Ta2O5. Das Dielektrikum 101 dient als Zellendielektrikum für die SEC-Zelle. Nach dem Niederschlag des Zellendi­ elektrikums 101 erfolgt ein Abdeckniederschlag aus konformem Polysilizium 102. Die Polysiliziumplatten 92 und das Polysilizium 102 werden leitfähig do­ tiert, und zwar entweder mit n-Leitfähigkeit oder mit p-Leitfähigkeit, je nachdem für den aktiven Bereich 21 gewünschten Leitfähigkeitstyp. Das Po­ lysilizium 102 dient nun als Polysilizium-Kondensa­ torzellenplatte, die eine gemeinsame Zellenplatte für alle in der Anordnung vorhandenen SEC-Speicher­ kondensatoren wird.
Durch die 3-dimensionale Gestalt und die textu­ rierte Oberfläche der Polysilizium-Speicherknoten­ platte 92 zusammen mit der die Platte 92 ein­ hüllenden Polysilizium-Kondensatorzellenplatte 102 wird am Speicherknoten in beträchtlichem Ausmaß Kondensatorplattenoberfläche gewonnen. Da die Ka­ pazität in starkem Ausmaß von dem Oberflächenbe­ reich bzw. der Oberflächengröße der Speicherknoten­ platten eines Kondensators abhängig ist, läßt sich durch den zusätzlich gewonnenen Bereich eine 3- bis 5-fache Erhöhung der Kapazität gegenüber derjenigen eines herkömmlichen STC-Kondensators verfügbar machen, ohne mehr Raum zu beanspruchen als denjeni­ gen, der zum Bilden einer Stapelkondensator-Spei­ cherzelle benötigt wird.
Bei dem beschriebenen bevorzugten Ausführungsbei­ spiel wird Polysilizium niedergeschlagen und leit­ fähig dotiert, um für die leitfähigen Leitungen sowie die Kondensatorplatten zu dienen; falls ge­ wünscht können statt des Polysiliziums auch viele andere Materialien verwendet werden, die leitfähige Eigenschaften besitzen und sich niederschlagen oder aufdampfen lassen.

Claims (13)

1. Verfahren zum Herstellen einer DRAM-Speicher­ anordnung auf einem Siliziumsubstrat (20), gekennzeichnet durch folgende Schritte:
Erzeugen einer Mehrzahl gesondert voneinander isolierter aktiver Bereiche (21), die in pa­ rallelen Reihen und parallelen Spalten ange­ ordnet sind;
Erzeugen einer Gate-Dielektrikum-Schicht (25) oben auf jedem aktiven Bereich (21);
Niederschlagen einer über der Oberfläche der Anordnung liegenden ersten leitfähigen Schicht (22, 23);
Niederschlagen einer über der ersten leitfähi­ gen Schicht (22, 23) liegenden ersten dielek­ trischen Schicht (24),
Maskieren und Ätzen der ersten leitfähigen Schicht (22, 23) und der ersten dielektrischen Schicht (24) zur Bildung einer Anzahl von parallelen leitfähigen Wortleitungen (12), die entlang der Reihen derart ausgerichtet sind, daß jede Wortleitung (22) über einen inneren Teil jedes aktiven Bereichs (21) hinwegführt, der davon durch einen Überrest der Gate-Di­ elektrikum-Schicht (25) getrennt ist;
Erzeugen eines leitfähig dotierten Ziffern­ leitungsübergangs und eines Speicherknoten­ übergangs innerhalb eines jeden aktiven Be­ reichs (21) an entgegengesetzten Seiten jeder Wortleitung (12),
Bilden von ersten dielektrischen Abstandsele­ menten (26) angrenzend an Mustergebungsränder der Wortleitungen (12);
Niederschlagen einer über der Anordnungsober­ fläche liegenden zweiten dielektrischen Schicht (31);
Erzeugen einer ersten ausgerichteten vergrabe­ nen Kontaktstelle an jedem Ziffernleitungs­ übergang in jedem aktiven Bereich (21);
Niederschlagen einer über der Anordnungsober­ fläche liegenden zweiten leitfähigen Schicht (32, 33), wobei die zweite leitfähige Schicht (32, 33) direkten Kontakt zu den Ziffernlei­ tungsübergängen an den ersten vergrabenen Kontaktstellen herstellt;
Niederschlagen einer über der zweiten leit­ fähigen Schicht (32, 33) liegenden dritten dielektrischen Schicht (34);
Maskieren und Ätzen der zweiten leitfähigen Schicht (32, 33) und der dritten dielektrischen Schicht (44), um eine Mehrzahl von parallelen leitfähigen Ziffernleitungen (11) zu bilden, die entlang der Spalten ausgerichtet sind, so daß eine Ziffernleitung (11) bei jedem Zif­ fernleitungsübergang innerhalb einer Spalte elektrischen Kontakt herstellt, wobei die Ziffernleitungen (11) unter Bildung einer 3- dimensionalen, wellenformähnlichen Topologie senkrecht zu und über den Wortleitungen (12) verlaufen;
Bilden von zweiten dielektrischen Abstandsele­ menten (35) angrenzend an Mustergebungsränder der Ziffernleitungen (11);
Niederschlagen einer ersten zellenbildenden dielektrischen Schicht (41) auf der vorhande­ nen Siliziumoberfläche, wobei die erste zel­ lenbildende dielektrische Schicht (41) der wellenformähnlichen Topologie angepaßt ist;
Maskieren und Ätzen einer zweiten ausgerichte­ ten Kontaktstelle (52) zur Ausbildung eines Zugangs zu einem Speicherknotenübergang;
Niederschlagen einer über der vorhandenen Topologie liegenden ersten zellenbildenden leitfähigen Schicht (61), die Kontakt an dem Speicherknotenübergang herstellt;
Niederschlagen einer über der ersten zellen­ bildenden leitfähigen Schicht (61) liegenden zweiten zellenbildenden dielektrischen Schicht (62);
Niederschlagen einer über der zweiten zellen­ bildenden dielektrischen Schicht (62) liegen­ den zweiten zellenbildenden leitfähigen Schicht (63);
Niederschlagen einer über der zweiten zellen­ bildenden leitfähigen Schicht (63) liegenden dritten zellenbildenden dielektrischen Schicht (64);
Niederschlagen einer über der dritten zellen­ bildenden dielektrischen Schicht (64) liegen­ den dritten zellenbildenden leitfähigen Schicht (65);
Maskieren (71) und Ätzen der ersten (61), zweiten (63) und dritten (65) zellenbildenden leitfähigen Schicht und der zweiten (62) und dritten (64) zellenbildenden dielektrischen Schicht zur Bildung eines Paares miteinander verbundener Speicherknoten;
Niederschlagen und anisotopes Ätzen einer konformen vierten zellenbildenden leitfähigen Schicht (81) zur Bildung vertikaler leitfähi­ ger Abstandselemente (81), die mit vertikalen Mustergebungsrändern der ersten (61), zweiten (63) und dritten (65) zellenbildenden leitfä­ higen Schicht in Kontakt stehen;
Maskieren (91) und Ätzen des Paares miteinan­ der verbundener Speicherknoten zum Trennen des Speicherknotenpaares in separate Speicherkno­ tenplatten (92), wobei der obere Bereich jeder Speicherknotenplatte (92) einen E-förmigen Querschnitt aufweist und ein unterer Bereich derselben mit dem Speicherknotenübergang in Verbindung steht;
Niederschlagen einer Zellendielektrikums­ schicht (101) oben auf sowie erstreckungs­ gleich mit den Speicherknotenplatten (92);
Niederschlagen einer fünften zellenbildenden leitfähigen Schicht (102) oben auf sowie er­ streckungsgleich mit der Zellendielektrikums­ schicht (101) zur Bildung einer für die gesam­ te Speicheranordnung gemeinsamen oberen Zel­ lenplatte (102).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß es sich bei der Gate-Dielektrikum-Schicht (25) um Oxid handelt.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die erste (22, 23) und die zweite (32, 33) leitfähige Schicht eine Schicht aus Wolfram- Silicid (23, 33) und eine Schicht aus leitfähig dotiertem Polysilizium (22, 32) aufweisen.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die erste (24), die zweite (31) und die dritte (34) dielektrische Schicht sowie die erste (41), die zweite (62) und die dritte (64) zellenbildende dielektrische Schicht aus der im wesentlichen aus Oxid oder Nitrid be­ stehenden Gruppe ausgewählt werden.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die erste (24), die zweite (31) und die dritte (34) dielektrische Schicht sowie die Zellendielektrikumsschicht (101) durch chemi­ sche Dampfphasenabscheidung niedergeschlagen werden.
6. Verfahren zur Herstellung eines DRAM-Speicher­ kondensators auf einem Siliziumsubstrat mit aktiven Bereichen (21), Wortleitungen (12) und Ziffernleitungen (11), gekennzeichnet durch folgende Schritte:
Niederschlagen einer ersten zellenbildenden dielektrischen Schicht (41) auf der vorhande­ nen Siliziumoberfläche, wobei die erste zel­ lenbildende dielektrische Schicht (41) der wellenformähnlichen Topologie angepaßt ist;
Maskieren und Ätzen einer ausgerichteten ver­ grabenen Kontaktstelle (52) unter Ausbildung eines Zugangs zu dem Speicherknotenübergang in jedem aktiven Bereich (21);
Niederschlagen einer über der bestehenden Topologie liegenden ersten zellenbildenden leitfähigen Schicht (61), die an dem Speicher­ knotenübergang Kontakt herstellt;
Niederschlagen einer über der ersten zellen­ bildenden leitfähigen Schicht (61) liegenden zweiten zellenbildenden dielektrischen Schicht (62);
Niederschlagen einer über der zweiten zellen­ bildenden dielektrischen Schicht (62) liegen­ den zweiten zellenbildenden leitfähigen Schicht (63);
Niederschlagen einer über der zweiten zellen­ bildenden leitfähigen Schicht (63) liegenden dritten zellenbildenden dielektrischen Schicht (64);
Niederschlagen einer über der dritten zellen­ bildenden dielektrischen Schicht (64) liegen­ den dritten zellenbildenden leitfähigen Schicht (65);
Maskieren (71) und Ätzen der ersten (61), der zweiten (63) und der dritten (65) zellenbil­ denden leitfähigen Schicht sowie der zweiten (62) und der dritten (64) zellenbildenden dielektrischen Schicht zur Bildung eines Paares miteinander verbundener Speicherknoten;
Niederschlagen und anisotropes Atzen einer konformen vierten zellenbildenden leitfähigen Schicht (81) zur Bildung vertikaler leitfähi­ ger Abstandselemente (81), die Kontakt mit vertikalen Mustergebungsrändern der ersten (61), zweiten (63) und dritten (65) zellenbil­ denden leitfähigen Schicht herstellen;
Maskieren (91) und Ätzen des Paares miteinan­ der verbundener Speicherknoten zum Trennen des Speicherknotenpaares in separate Speicherkno­ tenplatten (92), wobei ein oberer Bereich jeder separaten Speicherknotenplatte (92) einen E-förmigen Querschnitt besitzt und ein unterer Bereich desselben mit dem Speicherkno­ tenübergang in Verbindung steht;
Niederschlagen einer Zellendielektrikums­ schicht (101) oben auf sowie erstreckungs­ gleich mit der Speicherknotenplatte (92); und
Niederschlagen einer fünften zellenbildenden leitfähigen Schicht (102) oben auf sowie er­ streckungsgleich mit der Zellendielektrikums­ schicht (101) zur Bildung einer für die gesam­ te Speicheranordnung gemeinsamen oberen Zel­ lenplatte (102).
7. Verfahren nach Anspruch 1 oder 6, dadurch gekennzeichnet, daß die erste (41), die zweite (62) und die dritte (64) zellenbildende dielektrische Schicht aus der im wesentlichen aus Oxid oder Nitrid bestehenden Gruppe ausgewählt sind.
8. Verfahren nach Anspruch 1 oder 6 oder 7, dadurch gekennzeichnet, daß die erste (61), die zweite (63), die dritte (65), die vierte (81) und die fünfte (102) zellenbildende leitfähige Schicht aus leitfähig dotiertem Polysilizium bestehen.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß das leitfähig dotierte Polysilizium eine texturierte Oberfläche besitzt.
10. Verfahren nach Anspruch 1 oder 6, dadurch gekennzeichnet, daß das Maskieren und Ätzen des Speicher­ knotenpaares folgende Schritte umfaßt:
  • a) musterentsprechendes Ausbilden eines Photo­ resist (91) über dem Speicherknotenpaar;
  • b) Ätzen des durch das musterentsprechende Ausbilden des Photoresist (91) exponierten Bereichs, um dadurch das Speicherknotenpaar in einzelne Speicherknotenplatten (92) zu trennen, wobei jede einzelne Speicherkno­ tenplatte (92) einen E-förmigen Querschnitt besitzt;
  • c) Ätzen der zweiten (62) und der dritten (64) zellenbildenden dielektrischen Schicht; und
  • d) Entfernen des Photoresist (91).
11. Verfahren nach Anspruch 1 oder 6, dadurch gekennzeichnet, daß das Maskieren und Ätzen des Speicher­ knotenpaares folgende Schritte umfaßt:
  • a) musterentsprechendes Ausbilden eines Photoresist (91) über dem Speicherknoten­ paar;
  • b) partielles Ätzen des durch das musterent­ sprechende Ausbilden des Photoresist (91) exponierten Bereichs zur Bildung von zwei voneinander getrennten E-förmigen Querschnittsbereichen des Speicherknoten­ paares, wobei der partielle Ätzvorgang einen Bereich (93) der ersten zellen­ bildenden leitfähigen Schicht (61) intakt läßt und dieser Bereich (93) somit die Wortleitungen (12) bedeckt;
  • c) Ätzen der zweiten (62) und der dritten (64) zellenbildenden dielektrischen Schicht;
  • d) Ätzen des verbliebenen Bereichs (93) der ersten zellenbildenden leitfähigen Schicht (61), um dadurch das Speicher­ knotenpaar in einzelne Speicherknoten­ platten (92) zu trennen, wobei jede einzelne Speicherknotenplatte (92) einen E-förmigen Querschnitt besitzt; und
  • e) Entfernen des Photoresist (91).
12. Verfahren nach Anspruch 1 oder 6 bis 11, dadurch gekennzeichnet, daß die erste zellenbildende dielektrische Schicht (41) und die Zellendielektrikums­ schicht (101) durch chemische Gasphasenab­ scheidung niedergeschlagen werden.
13. Verfahren nach Anspruch 1 oder 6 bis 12, dadurch gekennzeichnet, daß die Zellendielektrikumsschicht (101) aus der im wesentlichen aus Oxid, einer Oxid-Ni­ trid-Mischung oder TaO5 ausgewählt wird.
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