KR101224140B1 - 반도체 장치 제조방법 - Google Patents
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Abstract
본 발명은 감광막패턴과 절연막 사이의 접착력 부족으로 인해 감광막패턴을 식각장벽으로 절연막을 습식식각하는 과정에서 절연막이 과도손실되는 것을 방지할 수 있는 반도체 장치의 제조방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 장치 제조방법은 기판상에 절연막, 접착막(실리콘막) 및 감광막패턴을 순차적으로 형성하는 단계; 상기 감광막패턴을 식각장벽으로 상기 접착막을 식각하는 단계; 및 식각된 상기 접착막 및 상기 감광막패턴을 식각장벽으로 상기 절연막을 습식식각하는 단계를 포함하고 있으며, 상술한 본 발명에 따르면, 감광막패턴과 절연막 사이에 접착막을 형성함으로써, 감광막패턴과 절연막 사이의 접착력을 향상시킬 수 있으며, 이를 통해 감광막패턴을 식각장벽으로 절연막을 습식식각하는 과정에서 감광막패턴과 절연막이 접하는 계면으로 식각용액이 침투하여 절연막이 과도손실되는 것을 방지할 수 있는 효과가 있다.
접착막, 감광막패턴, 절연막, 습식식각
Description
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 감광막패턴을 식각장벽으로 절연막을 습식식각하는 반도체 장치의 제조방법에 관한 것이다.
반도체 장치를 구성하는 다양한 구조물은 통상적으로 포토리소그라피(Photo lithography) 공정을 통해 형성된다. 이러한 포토리소그라피 공정은 식각대상층 상에 감광막(Photo Resist, PR)을 도포하는 공정 및 감광막을 선택적으로 노광시켜 감광막패턴을 형성하는 공정을 포함한다.
한편, DRAM과 같은 반도체 메모리 장치는 복수의 단위셀들이 형성되는 셀영역과 단위셀들을 제어하는 주변회로가 형성되는 주변회로영역을 가지며, 셀영역과 주변회로영역의 제조공정은 각각 진행한다. 따라서, 셀영역에 소정의 구조물을 형성하고자 할 경우에 절연막, 감광막등으로 주변회로영역은 노출되지 않도록 한다.
도 1a 내지 도 1c는 종래기술에 따른 반도체 장치 제조방법을 도시한 공정단면도이고, 도 2는 종래기술에 따른 문제점을 나타낸 이미지이다.
도 1a에 도시된 바와 같이, 셀게이트(14)가 형성된 셀영역과 주변회로영역을 갖는 기판(11) 상에 절연막(12)을 형성한다. 이때, 절연막(12)을 공정간 셀영역 및 주변회로영역에 기형성된 구조물을 보호하는 역할을 수행한다.
다음으로, 셀영역에 소정의 구조물을 형성하기 위해 셀오픈마스크(cell open mask)를 사용하여 절연막(12) 상에 감광막패턴(13)을 형성한다.
도 1b에 도시된 바와 같이, 감광막패턴(13)을 식각장벽(etch barrier)으로 절연막(12)을 식각한다.
도 1c에 도시된 바와 같이, 감광막패턴(13)을 제거한 후 절연막(12)을 보호막으로하여 셀영역에 소정의 구조물을 형성한다.
하지만, 종래기술에서는 감광막패턴(13)을 식각장벽으로 절연막(12)을 식각하는 과정에서 셀영역에 기형성된 구조물이 손상되는 것을 방지하기 위하여 습식식각법을 사용한다. 이때, 절연막(12)과 감광막패턴(13) 사이의 접착력(adhesion) 부족으로 인해 식각용액이 절연막(12)과 감광막패턴(13)이 접하는 계면을 따라 침투하는 문제점이 발생한다(도 1b의 도면부호 '100' 참조). 이러한, 절연막(12)과 감광막패턴(13) 사이의 접착력 열화에 따른 문제점은 반도체 장치의 집적도가 증가함에 따라 즉, 패턴의 선폭이 감소하고 종횡비(Aspect Ration)가 증가함에 따라 더욱더 심화된다.
이처럼, 절연막(12)과 감광막패턴(13) 사이의 접착력이 부족할 경우에는 도 1c의 도면부호 'A' 및 도 2의 도면부호 'A'에 나타낸 바와 같이, 식각용액이 절연막(12)과 감광막패턴(13)이 접하는 계면을 따라 침투하여 절연막(12)이 과도손실되 는 문제점이 발생한다. 또한, 주변회로영역에 기형성된 구조물이 절연막(12)이 과도손실됨에 따라 노출되어 식각용액에 의한 손상이 발생하거나, 후속 셀영역에 소정의 구조물을 형성하는 과정에서 주변회로영역에 기형성된 구조물이 손상되는 문제점이 발생한다.
상술한 문제점을 해결하기 위해 셀오픈마스크를 이동(Shift)시키는 방법이 제안되었다. 하지만, 셀오픈마스크를 이동시키면 절연막(12)과 감광막패턴(13) 사이의 접착력이 부족에 따른 절연막(12)의 손실이 발생하더라도 상술한 문제점이 발생하는 것을 방지할수는 있으나, 불필용한 지역에 절연막(12)이 잔류하여 공정스탭을 증가시키거나, 후속 공정에 대한 불량을 초래하는 트레이드 오프(tread off) 관계를 갖는다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 감광막패턴과 절연막 사이의 접착력을 향상시킬 수 있는 반도체 장치 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 감광막패턴을 식각장벽으로 절연막을 습식식각하는 과정에서 절연막이 과도손실되는 것을 방지할 수 있는 반도체 장치의 제조방법을 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치 제조방법은 기판상에 절연막, 접착막(실리콘막) 및 감광막패턴을 순차적으로 형성하는 단계; 상기 감광막패턴을 식각장벽으로 상기 접착막을 식각하는 단계; 및 식각된 상기 접착막 및 상기 감광막패턴을 식각장벽으로 상기 절연막을 습식식각하는 단계를 포함한다.
상기 접착막은 단결정실리콘막을 포함할 수 있으며, 상기 접착막을 식각하는 단계는, 질산(HNO3)과 불산(HF)이 혼합된 혼합용액을 사용하여 실시할 수 있다.
상기 접착막의 두께는 100Å ~ 200Å 범위를 갖도록 형성할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은 감광막패턴과 절연막 사이에 접착막을 형성함으로써, 감광막패턴과 절연막 사이의 접착력을 향상시킬 수 있으며, 이를 통해 감광막패턴을 식각장벽으로 절연막을 습식식각하는 과정에서 감광막패턴과 절연막이 접하는 계면으로 식각용액이 침투하여 절연막이 과도손실되는 것을 방지할 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 감광막패턴을 식각장벽으로 절연막을 습식식각하는 과정에서 감광막패턴과 절연막 사이의 접착력 부족으로 인해 절연막이 과도손실되는 것을 방지할 수 있는 반도체 장치의 제조방법을 제공한다. 이를 위해 본 발명은 감광막패턴과 절연막 사이에 접착막을 삽입하여 습식식각공정시 감광막패턴과 절연막이 접하는 계면으로 식각용액이 침투하는 것을 방지하는 것을 기술요지로 한다.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 도시한 공정단면도이다.
도 3a에 도시된 바와 같이, 각각 소정의 구조물이 형성된 제1영역과 제2영역 을 갖는 기판(21) 상에 절연막(22)을 형성한다. 이때, 제1영역은 셀영역일 수 있으며, 제1영역에 형성된 소정의 구조물은 셀게이트(25)일 수 있다. 그리고, 제2영역은 주변회로영역일 수 있으며, 제2영역에 형성된 소정의 구조물을 페리게이트(미도시) 또는 페리게이트를 위한 페리게이트절연막(미도시)일 수 있다.
여기서, 절연막(22)은 후속 제1영역 또는 제2영역에 소정의 구조물을 형성하는 과정에서 공정이 진행되지 않는 제2영역 또는 제1영역에 기형성된 구조물을 보호하는 역할을 수행한다. 이하, 본 발명의 일실시예에서는 절연막(22)이 산화막인 경우를 예시하여 설명한다. 물론, 절연막(22)은 산화막 이외의 다양한 절연물질로 형성할 수도 있다.
다음으로, 절연막(22) 상에 접착막(23)을 형성한다. 접착막(23)은 후속 공정을 통해 형성된 감광막패턴(24)과 절연막(22) 사이의 접착력을 향상시키는 역할을 수행하는 것으로, 절연막(22)에 대하여 식각선택비를 갖는 물질로 형성하는 것이 바람직하다.
접착막(23)으로는 실리콘막을 사용할 수 있으며, 실리콘막은 단결정실리콘막, 다결정실리콘막 및 비정질실리콘막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 이때, 실리콘막은 그레인바운더리(Grain Boundary)없는 단결정실리콘막으로 형성하는 것이 가장 바람직하다. 이는 실리콘막 내 그레인바운더리가 식각용액의 이동(또는 침투) 경로로 작용할 수 있기 때문이다.
참고로, 실리콘막은 큐빅(cubic)구조의 안정적인 결정구조를 갖기 때문에 산화막과 같은 절연막(22)에 비하여 표면 결함(defect) 및 표면 거칠기(roughness)의 정도가 작다. 즉, 산화막과 같은 절연막(22)의 표면에 비하여 실리콘막의 표면이 더욱더 평탄하다. 이로 인하여 감광막패턴(23)과 절연막(22) 사이의 접착력을 향상시킬 수 있다.
또한, 접착막(23)은 100Å ~ 200Å 범위의 두께를 갖도록 형성할 수 있다. 이때, 접착막(23)의 두께가 100Å 미만일 경우에는 감광막패턴(24)과 절연막(22) 사이에 충분한 접착력을 제공하기 어려워진다. 그리고, 접착막(23)의 두께가 200Å을 초과할 경우에는 후속 접착막(23) 식각공정에 대한 부담이 증가하고, 접착막(23) 식각공정시 소요되는 시간이 증가하여 기형성된 구조물이 손상될 우려가 있다.
다음으로, 접착막(23) 상에 제1영역 또는 제2영역을 오픈하는 감광막패턴(24)을 형성한다. 일례로, 제1영역 즉, 셀영역에 소정의 구조물을 형성하고자 할 경우에 감광막패턴(34)은 셀오픈마스크(cell open mask)를 사용하여 형성할 수 있으며, 주변회로영역에 소정의 구조물을 형성하고자 할 경우에 감광막패턴(34)은 페리오픈마스크(peri open mask)를 사용하여 형성할 수 있다.
도 3b에 도시된 바와 같이, 감광막패턴(24)을 식각장벽(etch barrier)으로 접착막(23)을 식각한다. 이하, 식각된 접착막(23)의 도면부호를 '23A'로 변경하여 표기한다.
접착막(23A) 식각공정은 습식식각법을 사용하여 실시할 수 있으며, 식각용액으로는 질산(HNO3)과 불산(HF)이 소정 비율로 혼합된 혼합용액(HNO3/HF)을 사용할 수 있다. 구체적으로, 식각용액은 질산과 불산이 300:1(HNO3:HF)로 혼합된 혼합용액을 사용할 수 있다. 여기서, 질산과 불산이 혼합된 혼합용액(HNO3:HF=300:1)은 산화막, 질화막 및 실리콘막에 대하여 대략 1:0.2:106(산화막:질화막:실리콘막)의 선택비를 가지며, 실리콘막에 대한 식각속도는 22℃ 내지 25℃의 온도범위에서 초당 40Å이다. 따라서, 접착막(23A) 식각공정은 5초 내지 10초 범위의 시간동안 진행하는 것이 바람직하다.
또한, 접착막(23A) 식각공정은 공정간 감광막패턴(24)과의 교차오염(Cross Contamination)을 방지하기 위하여 단일식각툴(Single Wet etch Tool)를 사용하여 실시하는 것이 바람직하다.
도 3c에 도시된 바와 같이, 감광막패턴(24) 및 접착막(23A)을 식각장벽으로 절연막(22)을 식각한다. 이하, 식각된 절연막(22)의 도면부호를 '22A'로 변경하여 표기한다.
절연막(22A)을 식각하기 위한 식각공정은 습식식각법을 사용하여 실시할 수 있으며, 식각용액으로는 BOE(Buffered Oxide Etchant)를 사용할 수 있다. 이때, 절연막(22A)을 습식식각법을 사용하여 식각하는 이유는 식각공정을 통해 오픈되는 제1영역에 기형성된 구조물이 절연막(22A) 식각공정시 손상되는 것을 방지하기 위함이다.
여기서, 절연막(22A)이 식각됨에 따라 드러나는 절연막(22A)의 측벽이 제2영역 방향으로 일부 식각될 수 있으나, 절연막(22A)과 감광막패턴(24) 사이에 개재된 접착막(23A)으로 하여 절연막(22A)과 감광막패턴(24)이 접하는 계면을 따라 식각용액이 제2영역 방향으로 침투하여 절연막(22A)이 필요이상으로 과도손실되는 것을 방지할 수 있다. 또한, 절연막(22A)이 과도손실됨에 따라 제2영역에 기형성된 구조물이 식각용액에 손상되는 것을 방지할 수 있다.
도 3d에 도시된 바와 같이, 감광막패턴(24) 및 접착막(23A)을 순차적으로 제거한 후에 절연막(22A)에 의해 오픈된 제1영역에 소정의 구조물을 형성한다.
여기서, 감광막패턴(24)은 애싱(ashing)공정 또는 황산(H2SO4)과 과산화수소(H2O2)의 혼합용액인 SPM(Sulfuric Acid Perioxide Mixture) 용액을 이용한 세정공정을 통해 제거할 수 있다. 그리고, 접착막(23A)은 앞서 도 3b에서 설명한 질산과 불산의 혼합용액을 이용한 습식식각을 통해 제거할 수 있다.
이처럼, 본 발명의 일실시예에 따르면, 감광막패턴(24)과 절연막(22A) 사이에 접착막(23A)을 형성함으로써, 감광막패턴(24)과 절연막(22A) 사이의 접착력을 향상시킬 수 있다. 또한, 접착막(23A)을 구비함으로써, 감광막패턴(24)을 식각장벽으로 절연막(22A)을 습식식각하는 과정에서 절연막(22A)이 과도손실되는 것을 방지할 수 있다.
상술한 본 발명의 일실시예에서는 감광막패턴(24)에 의해 제1영역 즉, 셀영역이 오픈되는 경우를 예시하여 설명하였으나, 본 발명의 기술사항은 감광막패턴(24)에 의해 주변회로영역이 오픈되는 경우에도 동일하게 적용이 가능하다. 아울 러, 감광막패턴을 식각장벽으로 절연막을 습식식각하는 공정에 모두 적용이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1c는 종래기술에 따른 반도체 장치 제조방법을 도시한 공정단면도.
도 2는 종래기술에 따른 문제점을 나타낸 이미지.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 도시한 공정단면도.
*도면 주요 부분에 대한 부호 설명*
21 : 기판
22, 22A : 절연막
23, 23A : 접착막
24 : 감광막패턴
Claims (12)
- 기판상에 절연막, 단결정실리콘막을 포함하는 접착막 및 감광막패턴을 순차적으로 형성하는 단계;상기 감광막패턴을 식각장벽으로 질산(HNO3)과 불산(HF)이 혼합된 혼합용액을 사용하여 상기 접착막을 습식식각하는 단계; 및식각된 상기 접착막 및 상기 감광막패턴을 식각장벽으로 상기 절연막을 습식식각하는 단계를 포함하는 반도체 장치 제조방법.
- 삭제
- 삭제
- 삭제
- 제1항에 있어서,상기 접착막을 습식식각하는 단계는,질산과 불산이 300:1(HNO3:HF)로 혼합된 혼합용액, 22℃ ~ 25℃ 범위의 온도 및 5초 내지 10초 범위의 시간동안 실시하는 반도체 장치 제조방법.
- 제1항에 있어서,상기 접착막의 두께는 100Å ~ 200Å 범위를 갖는 반도체 장치 제조방법.
- 셀영역과 주변회로영역을 갖는 기판 상에 절연막 및 단결정실리콘막을 순차적으로 형성하는 단계;셀오픈마스크를 사용하여 상기 단결정실리콘막 상에 감광막패턴을 형성하는 단계;상기 감광막패턴을 식각장벽으로 상기 단결정실리콘막을 습식식각하는 단계; 및식각된 상기 단결정실리콘막 및 상기 감광막패턴을 식각장벽으로 상기 절연막을 습식식각하는 단계를 포함하는 반도체 장치 제조방법.
- 제7항에 있어서,상기 절연막 및 상기 단결정실리콘막을 순차적으로 형성하기 이전에,상기 셀영역에 셀게이트를 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
- 삭제
- 제7항에 있어서,상기 단결정실리콘막을 습식식각하는 단계는,질산(HNO3)과 불산(HF)이 혼합된 혼합용액을 사용하여 실시하는 반도체 장치 제조방법.
- 제10항에 있어서,상기 단결정실리콘막을 습식식각하는 단계는,질산과 불산이 300:1(HNO3:HF)로 혼합된 혼합용액, 22℃ ~ 25℃ 범위의 온도 및 5초 내지 10초 범위의 시간동안 실시하는 반도체 장치 제조방법.
- 제7항에 있어서,상기 단결정실리콘막의 두께는 100Å ~ 200Å 범위를 갖는 반도체 장치 제조방법.
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