TWI455206B - 蝕刻氧化層與氮化層之方法 - Google Patents

蝕刻氧化層與氮化層之方法 Download PDF

Info

Publication number
TWI455206B
TWI455206B TW098143749A TW98143749A TWI455206B TW I455206 B TWI455206 B TW I455206B TW 098143749 A TW098143749 A TW 098143749A TW 98143749 A TW98143749 A TW 98143749A TW I455206 B TWI455206 B TW I455206B
Authority
TW
Taiwan
Prior art keywords
layer
oxide layer
nitride
oxide
mask
Prior art date
Application number
TW098143749A
Other languages
English (en)
Other versions
TW201123301A (en
Inventor
Ping Chia Shih
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to TW098143749A priority Critical patent/TWI455206B/zh
Publication of TW201123301A publication Critical patent/TW201123301A/zh
Application granted granted Critical
Publication of TWI455206B publication Critical patent/TWI455206B/zh

Links

Landscapes

  • Semiconductor Memories (AREA)
  • Element Separation (AREA)

Description

蝕刻氧化層與氮化層之方法
本發明是有關於一種蝕刻氧化層與氮化層之方法,且特別是有關於一種形成氧化物-氮化物-氧化物(oxide-nitride-oxide,ONO)結構之方法。
積體電路內常包括許多氮化物與氧化物之應用,例如相鄰電晶體間之絕緣結構、閘極側壁之側壁子(spacer)、蝕刻停止層、晶片最外層之保護層與ONO結構等等。
以非揮發性靜態隨機存取記憶體(non-volatile static random access memory,nvSRAM)為例,一般nvSRAM包含有靜態隨機存取單元與非揮發性記憶體單元兩部分,其中靜態隨機存取單元的部分是於電源供應之狀況下用來暫時存取資料,而非揮發性記憶體單元的部分則是於未供應電源之狀況下用來保存資料,並於電源恢復供應時,利用非揮發性記憶體單元將保存之資料提供至靜態隨機存取單元中使用。nvSRAM可利用其中之矽化物-氧化物-氮化物-氧化物-矽化物(silicon-oxide-nitride-oxide-silicon,SONOS)結構作為儲存單元。隨著nvSRAM之運作,而將資料訊號(例如數位訊號0與數位訊號1)於SONOS結構中進行寫入(或稱程式化)、抹除或讀取之動作。
然而於SONOS結構之製作過程中卻發現,凸出於晶圓表面之淺溝槽絕緣(swallow trench isolation,STI)結構的側壁常仍存在多餘之殘留材料層,而形成冗餘之柵牆(fence,或稱側壁殘餘物或冗餘之側壁子)。這種冗餘柵牆之覆蓋會改變STI結構之表面輪廓,增加STI結構之元件寬度。冗餘柵牆會成為後續之蝕刻製程與佈植製程的遮罩,即使調整佈植製程之遮罩位置或方向也難以消弭其影響,因而減少摻雜區域的有效面積與有效蝕刻窗口的大小。換言之,冗餘柵牆會導致主動區域之有效面積減少,尤其對於窄通道元件(narrow width device)之影響更鉅,甚至使得窄通道元件之電流下降,影響其運作。
若為了去除冗餘柵牆而延長蝕刻製程之時間、增加額外之等向性蝕刻製程或增加額外之非等向性蝕刻製程,往往卻會導致晶圓表面之其他材料層或元件嚴重受損,例如導致SONOS結構產生嚴重之側蝕效應(side effect),反而更不利元件之製作與運作。
因此,本發明提供一種蝕刻氧化層與氮化層之方法,能有效去除晶圓表面之冗餘柵牆,進而解決前述習知問題。
本發明的目的在於提供一種蝕刻氧化層與氮化層之方法。首先,提供基底,基底具有絕緣結構。接著,於基底上形成第一氧化層並覆蓋絕緣結構。其後,於基底上形成氮化層,於氮化層上形成第二氧化層,再於第二氧化層上形成複合硬遮罩。然後,以圖案化光阻作為蝕刻遮罩進行第一蝕刻步驟,以蝕刻部分之複合硬遮罩、第二氧化層以及氮化層,並露出第一氧化層表面。
在本發明的較佳實施例中,上述之氮化層係覆蓋於絕緣結構之側壁,而蝕刻氮化層之步驟包括利用磷酸溶液去除覆蓋於絕緣結構之氮化層。
本發明因採用包括氮化物與氧化物之複合硬遮罩,因此可藉由蝕刻選擇性之不同而有效去除冗餘柵牆,進而精確控制主動元件之佈局面積與寬度,確保主動元件之運作。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂,下文特舉較佳實施例,並配合所附圖式,作詳細說明如下。
下文依本發明蝕刻氧化層與氮化層之方法,特舉實施例配合所附圖式作詳細說明,但所提供之實施例並非用以限制本發明所涵蓋的範圍,而方法流程步驟描述非用以限制其執行之順序,任何由方法步驟重新組合之執行流程,所產生具有均等功效的方法,皆為本發明所涵蓋的範圍。例如,下列實施例可將本發明蝕刻氧化層與氮化層之方法應用於形成ONO結構,然而本發明不須侷限於製作ONO結構。於其他實施例中,本發明亦可應用於製作SONOS電晶體或任何需要去除多餘氮化物之方法中。
請參照圖1至圖7,圖1至圖7為本發明一較佳實施例蝕刻氧化層與氮化層之方法示意圖。圖式中相同的元件或部位沿用相同的符號來表示,且圖式僅以說明為目的,並未依照原尺寸作圖。如圖1所示,首先提供基底102,例如矽基底、含矽基底、或絕緣層上覆矽(silicon-on-insulator,SOI)基底等。在基底102上可定義至少一主動區域104與至少一絕緣區域106。主動區域104可用來形成各式主動元件,例如本實施例之ONO結構、SONOS電晶體或其他邏輯元件,而於絕緣區域106中可利用淺溝隔離(shallow trench isolation,STI)或區域氧化法(local oxidation,LOCOS)等製程製作出隔離結構108,例如淺溝隔離結構或場氧化層(field oxide layer),來環繞並隔離主動區域104之主動元件。
於各元件之製作過程中,基底102之上表面往往會隨著各種佈局圖案而呈現出起伏之輪廓(profile),並非完全平坦之表面。例如於本實施例中,隔離結構108即為基底102上表面之絕緣結構,且為階梯式凸出(step high)於基底102表面,其高度會高出於兩側基底大約300埃(angstrom)左右。
接著於基底102上全面形成底部氧化層110而覆蓋基底102,例如利用高溫熱氧化(thermal oxidation)、化學氣相沉積(chemical vapor deposition,CVD)或電漿增強式化學氣相沉積(plasma enhanced chemical vapor deposition,PECVD)等製程所形成,其中尤以高溫熱氧化製程所形成之底部氧化層110可具有較佳之抗腐蝕效果,但不限於此。
之後,依序於底部氧化層110上全面形成氮化層112,於氮化層112上全面形成頂部氧化層114,於頂部氧化層114上全面形成氮化遮罩層116,於氮化遮罩層116上全面形成氧化遮罩層118,再於氧化遮罩層118上形成圖案化光阻120。氮化遮罩層116與氧化遮罩層118可形成複合硬遮罩122。氮化層112、頂部氧化層114、氮化遮罩層116與氧化遮罩層118例如可利用CVD或PECVD等沉積製程所形成,而圖案化光阻120例如可利用塗布製程與微影製程所形成。此處之圖案化光阻120可以位於主動區域104中,用於定義出後續之ONO結構的位置,而部分之氮化層112則可覆蓋於隔離結構108(絕緣結構)之表面。
頂部氧化層114之厚度較佳是大於等於50埃,使得頂部氧化層114即使歷經後續之蝕刻製程,依舊可具有足夠的結構厚度,確保後續所形成之ONO結構的運作良好。圖案化光阻120較佳可包括深紫外光(deep ultraviolet,DUV)光阻材料,但不限於此。深紫外光光阻材料可以提供較佳之蝕刻遮罩效果,使得蝕刻氧化遮罩層118與氮化遮罩層116時可以形成較理想之圖案佈局。如此一來,後續之圖案化步驟也可以具有較佳之圖案佈局控制,因此可以進一步縮小佈局圖案之關鍵尺寸(critical dimension),提供較佳之元件精密度。
如圖2至圖3所示,其後以圖案化光阻120作為蝕刻遮罩,對氧化遮罩層118、氮化遮罩層116、頂部氧化層114與氮化層112進行非等向性蝕刻(anisotropic etching)製程,直到暴露出底部氧化層110,以形成圖案化之氮化物硬遮罩116a、圖案化之氧化物硬遮罩118a、圖案化之頂部氧化層114a、圖案化之氮化層112a。氮化物硬遮罩116a位於頂部氧化層114上,而氧化物硬遮罩118a位於氮化物硬遮罩116a上。
由於絕緣結構之存在,在此處之非等向性蝕刻製程之後,部分之氮化層112往往會殘留於凸出之隔離結構108的周圍,而形成冗餘之柵牆124(或稱側壁子),尤其是當絕緣結構具有階梯式凸出之輪廓時,柵牆124更容易殘留於絕緣結構之側壁。由其形成原因可知,本發明之柵牆124不限於是由氮化層112所形成,於其他實施例中,柵牆124亦可能另包含其他材料層,或者是由其他氮化層所形成。
由於複合硬遮罩122之存在,因此本發明對於頂部氧化層114之圖案控制能力會比使圖案化光阻120直接接觸頂部氧化層114之方法更好。例如,這種採用氮化物硬遮罩116a之蝕刻製程可以減少頂部氧化層114a之底切(undercut)效應,使得頂部氧化層114a之側邊損失可以降至0.1微米以下,甚至達到0.025微米以下。
如圖4所示,然後本實施例可以進行光阻剝除製程而去除位於複合硬遮罩122上之圖案化光阻120,例如可進行灰化製程用以去圖案化光阻120,並保留其下之複合硬遮罩122,暴露出氧化物硬遮罩118a。
如圖5所示,接下來可以對氮化層112a進行另一道蝕刻製程,例如是浸泡於熱磷酸溶液中,以去除冗餘之柵牆124,亦即本發明可以利用磷酸溶液去除覆蓋於隔離結構108側壁之氮化層112。由於熱磷酸溶液對於氮化物與氧化物具有良好之蝕刻選擇比,亦即複合硬遮罩122之氧化物硬遮罩118a可以對於磷酸溶液具有較佳之抗蝕效果,因此雖然磷酸溶液可能會薄化氧化物硬遮罩118a,但氧化物硬遮罩118a仍可以保護其下之氮化物硬遮罩116a、頂部氧化層114a與氮化層112a不致被磷酸溶液所破壞或剝除。
根據本發明之研究而知,本發明之熱磷酸溶液處理對於頂部氧化層114a約莫會薄化30埃或更少,對於氮化層112a幾乎不會造成厚度損失,而對於底部氧化層110a造成之損失僅約5埃或更少,由於頂部氧化層114a於形成之時就已先預留了足夠的厚度,故熱磷酸溶液處理將不會損壞後續之ONO結構。
如圖6所示,隨後可再利用氮化物硬遮罩116a作為蝕刻遮罩進行緩衝氧化層蝕刻(buffered oxide etching,BOE)製程,以去除氧化物硬遮罩118a與暴露出之底部氧化層110,進而形成圖案化之底部氧化層110a,其中圖案化之頂部氧化層114a、氮化層112a與底部氧化層110a可以形成ONO結構。
此處之蝕刻製程可利用緩衝氧化層蝕刻劑(buffered oxide etchant)而進行,例如緩衝氧化層蝕刻劑可包括氫氟酸溶液與氟化銨溶液,以提供較佳之選擇比。由於前述之磷酸溶液已先行去除冗餘之柵牆124,因此本發明可以避免柵牆124遮蔽BOE製程進行底部氧化層110之蝕刻。換言之,柵牆124不會影響到底部氧化層110a之蝕刻圖案,所以本發明可以有效控制底部氧化層110a之佈局,使得基底102需接受佈植的區域可以被裸露出來而接受後續之佈植製程,如此一來就不會縮小主動區域104之實際面積,也不會減少主動元件的通道寬度。
此外,由於去除冗餘柵牆124之步驟係利用氧化物硬遮罩118a保護氮化物硬遮罩116a,因此在BOE製程中氮化物硬遮罩116a仍可具有足夠的厚度來保護頂部氧化層114a與氮化層112a,使得底切效應獲得良好控制,不易損傷頂部氧化層114a。
另一方面,由於前述之磷酸溶液同樣可薄化氧化物硬遮罩118a,故此處BOE製程之處理時間可根據磷酸溶液之處理時間、氧化物硬遮罩118a之厚度與底部氧化層110a之厚度等因素進行調整。舉例來說,當氧化物硬遮罩118a之厚度維持固定時,若磷酸溶液之處理時間增加,則可以減少BOE製程之處理時間。
如圖7所示,其後可使用硫酸與過氧化氫之混合溶液(sulfuric-peroxide mixture,SPM)而去除氮化物硬遮罩116a,暴露出圖案化之頂部氧化層114a、氮化層112a與底部氧化層110a,以完成ONO結構126之製作。
根據本發明之研究而知,氮化物容易殘留於絕緣結構之側壁而形成前述之冗餘柵牆,導致主動區域之有效面積下降,而本發明因採用包括氮化層與氧化層之複合硬遮罩,因此可具有以下優點:
(1)利用氮化物硬遮罩與頂部氧化層之良好附著性而減少頂部氧化層之底切效應;
(2)由於熱磷酸溶液對於氮化物與氧化物具有良好之蝕刻選擇比,因此可利用熱磷酸溶液之處理去除冗餘之柵牆,避免柵牆於BOE製程中遮蔽底部氧化層,避免縮小主動區域之實際面積,也避免減少主動元件的通道寬度;
(3)由於氮化物硬遮罩在BOE製程中仍可具有足夠的厚度來保護頂部氧化層與氮化層,因此不易損傷頂部氧化層。
綜上所述,本發明可以精確控制主動元件之佈局面積與寬度,確保主動元件之運作。此外,本發明提供之製程方法易於與一般圖案化製程整合,不需額外之微影製程或光罩製程,因此對於製程之實際運用相當有利。
雖然本發明已以較佳實施例揭露如上,然其並非用以限定本發明,任何熟習此技藝者,在不脫離本發明之精神和範圍內,當可作些許之更動與潤飾,因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
102...基底
104...主動區域
106...絕緣區域
108...隔離結構
110...底部氧化層
110a...底部氧化層
112...氮化層
112a...氮化層
114...頂部氧化層
114a...頂部氧化層
116...氮化遮罩層
116a...氮化物硬遮罩
118...氧化遮罩層
118a...氧化物硬遮罩
120...圖案化光阻
122...複合硬遮罩
124...柵牆
126...ONO結構
圖1至圖7為本發明一較佳實施例蝕刻氧化層與氮化層之方法示意圖。
102...基底
104...主動區域
106...絕緣區域
108...隔離結構
110...底部氧化層
112a...氮化層
114a...頂部氧化層
116a...氮化物硬遮罩
118a...氧化物硬遮罩
120...圖案化光阻
122...複合硬遮罩
124...柵牆

Claims (15)

  1. 一種蝕刻氧化層與氮化層之方法,包括:提供一基底,該基底具有一絕緣結構;於該基底上形成一第一氧化層並覆蓋該絕緣結構;於該第一氧化層上形成一氮化層;於該氮化層上形成一第二氧化層;於該第二氧化層上形成一複合硬遮罩;以及利用一圖案化光阻為一蝕刻遮罩進行一第一蝕刻步驟,以蝕刻部分之該複合硬遮罩、該第二氧化層以及該氮化層,並露出該第一氧化層表面。
  2. 如申請專利範圍第1項所述之方法,其中該絕緣結構係一淺溝隔離結構或一場氧化層。
  3. 如申請專利範圍第1項所述之方法,其中於該第一蝕刻步驟後會於該絕緣結構周圍殘留有部分之該氮化層。
  4. 如申請專利範圍第3項所述之方法,更包括:進行一第二蝕刻步驟以去除位於該絕緣結構周圍殘留之該氮化層。
  5. 如申請專利範圍第4項所述之方法,其中該第二蝕刻步驟係利用一磷酸溶液進行。
  6. 如申請專利範圍第1項所述之方法,其中該複合硬遮罩包括:一氮化遮罩層,位於該第二氧化層上;以及一氧化遮罩層,位於該氮化遮罩層上。
  7. 如申請專利範圍第1項所述之方法,其中該圖案化光阻包括一深紫外光(deep ultraviolet)光阻材料。
  8. 如申請專利範圍第4項所述之方法,其中於進行該第一蝕刻步驟之後以及進行該第二蝕刻步驟之前更包括一去除該圖案化光阻之步驟。
  9. 如申請專利範圍第1項所述之方法,其該第一蝕刻步驟包括一非等向性蝕刻製程。
  10. 如申請專利範圍第1項所述之方法,其中該第二氧化層之厚度大於等於50埃(angstrom)。
  11. 如申請專利範圍第1項所述之方法,其中該基底上定義有一主動區域與一絕緣區域,該絕緣結構位於該絕緣區域中,而該複合硬遮罩位於該主動區域中。
  12. 如申請專利範圍第1項所述之方法,其中形成該第一氧化層之步驟包括進行一熱氧化製程。
  13. 如申請專利範圍第6項所述之方法,更包括:進行一第三蝕刻步驟,去除該氧化遮罩層與暴露出之該第一氧化層。
  14. 如申請專利範圍第13項所述之方法,於該第三蝕刻步驟之 後另包括:去除該氮化遮罩層,以形成一個氧化物-氮化物-氧化物(oxide-nitride-oxide,ONO)結構。
  15. 如申請專利範圍第14項所述之方法,其中去除該氮化遮罩層之步驟包括使用一硫酸與過氧化氫之混合溶液(sulfuric-peroxide mixture,SPM)。
TW098143749A 2009-12-18 2009-12-18 蝕刻氧化層與氮化層之方法 TWI455206B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW098143749A TWI455206B (zh) 2009-12-18 2009-12-18 蝕刻氧化層與氮化層之方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW098143749A TWI455206B (zh) 2009-12-18 2009-12-18 蝕刻氧化層與氮化層之方法

Publications (2)

Publication Number Publication Date
TW201123301A TW201123301A (en) 2011-07-01
TWI455206B true TWI455206B (zh) 2014-10-01

Family

ID=45046636

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098143749A TWI455206B (zh) 2009-12-18 2009-12-18 蝕刻氧化層與氮化層之方法

Country Status (1)

Country Link
TW (1) TWI455206B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7257261B2 (ja) * 2019-06-05 2023-04-13 三菱重工業株式会社 ガスタービンの翼の補修方法
CN113506804B (zh) * 2021-06-22 2023-07-04 上海华虹宏力半导体制造有限公司 存储器件的制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5950086A (en) * 1996-11-28 1999-09-07 Fujitsu Limited Method of fabricating an EPROM type device with reduced process residues
US6500768B1 (en) * 2000-10-30 2002-12-31 Advance Micro Devices, Inc. Method for selective removal of ONO layer
US6583066B2 (en) * 1999-02-04 2003-06-24 Tower Semiconductor, Ltd. Methods for fabricating a semiconductor chip having CMOS devices and fieldless array
US20030232284A1 (en) * 2002-06-12 2003-12-18 Chien-Hung Liu Method of forming a system on chip
EP1770772A1 (en) * 2005-09-30 2007-04-04 STMicroelectronics S.r.l. Process for manufacturing a non-volatile memory device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5950086A (en) * 1996-11-28 1999-09-07 Fujitsu Limited Method of fabricating an EPROM type device with reduced process residues
US6583066B2 (en) * 1999-02-04 2003-06-24 Tower Semiconductor, Ltd. Methods for fabricating a semiconductor chip having CMOS devices and fieldless array
US6500768B1 (en) * 2000-10-30 2002-12-31 Advance Micro Devices, Inc. Method for selective removal of ONO layer
US20030232284A1 (en) * 2002-06-12 2003-12-18 Chien-Hung Liu Method of forming a system on chip
EP1770772A1 (en) * 2005-09-30 2007-04-04 STMicroelectronics S.r.l. Process for manufacturing a non-volatile memory device

Also Published As

Publication number Publication date
TW201123301A (en) 2011-07-01

Similar Documents

Publication Publication Date Title
KR100652419B1 (ko) 핀형 트랜지스터의 게이트 형성 방법
US7416945B1 (en) Method for forming a split gate memory device
US20060276001A1 (en) Method for manufacturing a semiconductor device having a STI structure
JP4834304B2 (ja) 半導体素子の製造方法
KR20100078263A (ko) 플래시 메모리 소자의 제조방법
US7989350B2 (en) Method for fabricating semiconductor device with recess gate
CN110581101A (zh) 半导体器件及其形成方法
TWI455206B (zh) 蝕刻氧化層與氮化層之方法
US7879726B2 (en) Methods of forming semiconductor devices using selective etching of an active region through a hardmask
CN109037154B (zh) 一种半导体器件的制造方法
US9287376B1 (en) Method of manufacturing a gate trench with thick bottom oxide
CN109887845B (zh) 半导体器件及其形成方法
US20070148863A1 (en) Method for fabricating semiconductor device
CN107731917B (zh) 半导体结构的形成方法
US8034690B2 (en) Method of etching oxide layer and nitride layer
WO2016121564A1 (ja) 半導体集積回路装置の製造方法
CN109712985B (zh) 镜像分栅快闪存储器及其形成方法
TWI463557B (zh) 一種蝕刻氧化層與氮化層之方法
US7585736B2 (en) Method of manufacturing semiconductor device with regard to film thickness of gate oxide film
US8093153B2 (en) Method of etching oxide layer and nitride layer
CN110797344B (zh) 一种半导体器件的制造方法
KR100724631B1 (ko) 반도체 소자의 리세스 게이트 제조방법
US20150137211A1 (en) Semiconductor device manufacturing method and semiconductor device
CN107492501B (zh) 鳍式场效应管的形成方法
KR20060027640A (ko) 반도체 소자의 형성방법