KR20060027640A - 반도체 소자의 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 반도체 소자의 게이트에서 발생하는 숏채널효과(Short Channel Effect)를 방지하기 위하여, 소자분리막을 리세스하여 핀(Fin) 형태로 활성영역을 돌출 시키고 이를 포함하는 반도체 기판 상부에 워드 라인을 형성함으로써, 활성영역과 워드 라인의 접촉면적을 효과적으로 증가시켜 트랜지스터의 동작 전류 능력을 향상시킬 수 있는 반도체 소자의 형성 방법에 관한 기술이다.

Description

반도체 소자의 형성방법{METHOD FOR FORMING TRANSISTOR OF SEMICONDUCTOR DEVICE}
도 1은 활성영역을 구비한 반도체 기판 상에 워드 라인이 형성된 것을 도시한 평면도.
도 2는 종래의 기술에 따른 반도체 소자의 사시도이다.
도 3a 내지 도 3j는 본 발명에 따른 반도체 소자의 형성방법을 도시한 사시도들.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 100 : 반도체 기판 20, 200 : 활성영역
30, 190 : 소자분리막 40, 220 : 워드 라인
110 : 패드 산화막 120 : 패드 질화막
130 : 감광막 패턴 140 : 트렌치
150 : 소자분리용 월 산화막 160 : 라이너 질화막
170 : 라이너 산화막 180 : HDP 산화막
190 : 소자분리막 210 : 게이트 산화막
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 특히 종래의 평면 워드 라인 구조에서 발생하는 숏채널효과(Short Channel Effect)를 방지하기 위하여, 활성영역과 워드 라인의 접촉면적을 늘릴 수 있는 핀(Fin)형 트랜지스터 구조를 구비한 반도체 소자를 형성하는 방법에 관한 것이다.
반도체소자가 고집적화됨에 따라 일반적인 워드 라인의 일반적인 스택 구조는 숏채널효과(Short Channel Effect)와 같은 문제점을 유발시키게 되었다. 또한, 소오스/드레인 영역과 게이트의 접합 부분에서 누설 전류가 발생하고, 이에 따라 리프레쉬(Refresh)특성이 떨어지는 현상이 발생하였다.
도 1은 활성영역을 구비한 반도체 기판 상에 워드 라인이 형성된 것을 도시한 평면도이다.
도 1을 참조하면, 반도체 기판(10)상에 소자분리막(30)에 의해 정의되는 아일랜드형 활성영역(20)이 교호적으로 구비되며, 활성영역(20)과 교차하는 워드 라인(40)이 구비되어 있다.
도 2는 종래의 기술에 따른 반도체 소자의 사시도이다.
도 2를 참조하면, 반도체 기판(10) 상에 트렌치형 소자분리막(30)에 의해 정의되는 활성영역(20)을 형성한다. 다음에는, 반도체 기판(10) 전면에 게이트 산화막, 게이트 폴리실리콘층, 금속층 및 하드마스크층을 순차적으로 적층한 후 게이트 마스크를 이용한 사진식각공정으로 워드 라인(40)을 형성한다. 이때, 게이트 채널 길이에 대해 한 예를 들어 살펴보면 80 nm 급의 트랜지스터 제조시 워드 라인(40) 의 설계 높이는 80nm, 선폭은 84nm 가 된다. 여기서 워드 라인(40)을 사이에 두고 활성영역(20)의 양 측 소스/드레인 영역에 각각 전압이 인가되고 게이트에 주어지는 신호에 따라서 전류가 온/오프(On/Off)되면서 게이트가 동작하게 되는데, 소스/드레인 사이의 간격이 84nm 밖에 되지 않으므로 게이트의 온/오프 동작이 원활하게 이루어지지 않고 바로 전류가 온(On)상태로 되어 버리는 숏채널효과(Short Channel Effect)가 발생하는 문제가 있다.
이상에 설명한 바와 같이 종래기술에 따른 반도체 소자의 형성 방법은, 반도체 소자가 고집적화 되면서 평면 구조의 트랜지스터에서 숏채널효과(Short Channel Effect)가 발생하는 문제가 있고, 활성영역과 워드 라인의 접촉면적도 감소하면서 트랜지스터의 동작전류 능력이 저하된다. 이로 인해 누설 전류가 증가하고, 반도체 소자의 리프레쉬(Refresh) 특성 및 신뢰성이 저하되어 결과적으로 반도체소자의 고집적화를 어렵게 하는 문제점이 발생하였다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 소자분리막을 리세스 하여 핀(Fin) 형태로 활성영역을 돌출 시키고 이를 포함하는 반도체 기판 상부에 워드 라인을 형성함으로써, 게이트 채널 길이를 증가시키고 트랜지스터의 동작 전류 능력을 향상시킬 수 있는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 형성 방법은,
활성영역을 정의하는 소자분리막을 형성하는 단계와,
상기 소자분리막을 리세스 하여 상기 활성영역을 돌출시키는 단계와,
상기 반도체 기판 전면에 게이트 산화막을 형성하는 단계 및
상기 돌출된 활성영역을 포함하는 반도체 기판 상부에 워드 라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 소자분리막을 형성하는 단계는
반도체 기판 상부에 패드 산화막 및 패드 질화막을 적층하는 단계와,
상기 반도체 기판 상에 감광막을 형성하고, 활성영역 마스크를 이용한 노광 및 현상 공정으로 활성영역을 정의하는 감광막 패턴을 형성하는 단계와,
상기 감광막 패턴을 마스크로 패드 질화막 및 패드 산화막을 식각하는 단계와,
상기 감광막 패턴을 제거하고 패드 질화막을 하드마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와,
상기 반도체 기판 전면에 소자분리용 월 산화막, 라이너 질화막 및 라이너 산화막을 적층하는 단계와,
상기 트렌치를 매립하는 HDP 산화막을 형성한 후 열처리하는 단계와,
상기 패드 질화막의 소정 두께가 잔류할 때까지 상기 HDP 산화막에 CMP를 수행하여 트렌치형 소자분리막을 형성하는 단계와,
상기 반도체 기판 전면에 산화막 및 질화막 건식식각을 수행하여 소정의 활성영역을 돌출시키는 단계 및
상기 반도체 기판 전면에 게이트 산화막을 형성하고, 상기 돌출된 활성영역을 포함하는 반도체 기판 상부에 워드 라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.
도 3a 내지 도 3j는 본 발명에 따른 반도체 소자의 형성방법을 도시한 사시도들이다.
도 3a를 참조하면, 반도체 기판(100) 상부에 패드 산화막(110) 및 패드 질화막(120)을 적층한다. 이때, 패드 산화막(110)은 495 ~ 505Å의 두께로 형성하고, 패드 질화막(120)은 950 ~ 1050Å의 두께로 형성하는 것이 바람직하다.
도 3b를 참조하면, 반도체 기판(100) 상에 감광막을 형성하고, 활성영역을 정의하는 노광 마스크(미도시)를 이용한 노광 및 현상 공정으로 활성영역을 정의하는 감광막 패턴(130)을 형성한다.
도 3c를 참조하면, 감광막 패턴(130)을 마스크로 패드 질화막(120) 및 패드 산화막(110)을 식각한 후 감광막 패턴(130)을 제거한다.
도 3d를 참조하면, 패드 질화막(120)을 마스크로 반도체 기판(100)을 식각하여 트렌치(140)를 형성한다.
도 3e를 참조하면, 반도체 기판(100) 전면에 소자분리용 월 산화막(150), 라이너 질하막(160) 및 라이너 산화막(170)을 순차적으로 적층한다. 이때, 소자 분리용 월 산화막(150)은 76 ~ 84Å, 라이너 질화막(160)은 46 ~ 54Å 및 라이너 산화막(170)은 46 ~ 54Å의 두께로 형성하는 것이 바람직하다.
도 3f를 참조하면, 트렌치(140)를 매립하는 HDP 산화막(180)을 형성한 후 열처리를 수행한다. 이때, HDP 산화막(180)은 4200 ~ 4800Å의 두께로 형성하며, 열처리는 N2 가스 분위기에서 800 ~ 1200℃의 온도를 유지하고 50 ~ 70분간 수행하는 것이 바람직하다.
도 3g를 참조하면, 패드 질화막(120)이 소정 두께 잔류할 때까지 HDP 산화막(180)에 CMP 공정으로 평탄화 식각하여 활성영역(200)을 정의하는 트렌치형 소자분리막(190)을 형성한다.
도 3h를 참조하면, 소자분리영역을 매립하는 층 및 패드 질화막 건식식각하여 돌출된 핀(Fin)형의 활성영역(200)을 형성한다. 이때, 산화막 및 질화막은 1900 ~ 2100Å의 두께를 만큼 식각하며, 그 다음에는 50:1 비율의 HF 60″+ Cln_N 용액을 이용하여 세정 공정을 수행한다. 여기서, Cln_N 용액은 NH4OH : H2O2 : H2O = 1 : 4 :20, 25℃ 로서 APM(Ammonium Hydroxide-Peroxide mixture) 이다.
도 3i를 참조하면, 반도체 기판(100) 전면에 게이트 산화막(210)을 형성한다. 이때, 게이트 산화막(210)의 두께는 5 ~ 100Å인 것이 바람직하다.
도 3j를 참조하면, 돌출된 활성영역(200)을 포함하는 반도체 기판 상부에 워드 라인(220)을 형성한다. 이때, 워드 라인(220)은 게이트 산화막(210), 게이트 폴리실리콘층, 금속층 및 하드마스크층의 적층구조로 형성되며, 활성영역(200)과의 접촉 면적이 넓어져 트랜지스터 동작 전류 능력이 향상된다.
상술한 종래 기술의 일례에 따른 워드 라인의 채널 길이는 84nm 인데 비하 여, 본 발명에 따른 채널 길이는 돌출된 활성영역의 길이를 100nm라고 가정할 때, 워드 라인과 핀형 활성영역과의 교차되는 단면 길이는 284nm가 된다. 따라서, 그 비는 284 : 84 가 되므로 3.4배의 채널길이 증가 효과를 볼 수 있다. 이에 따른 활성영역과 워드 라인과의 접촉 면적도 증가하게 됨으로 반도체 소자의 트랜지스터 특성이 향상 될 수 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체 소자의 형성 방법은, 소자분리막을 리세스하여 핀(Fin) 형태로 활성영역을 돌출시키고 이를 포함하는 반도체 기판 상부에 워드 라인을 형성함으로써, 숏채널효과(Short Channel Effect)를 방지하고 활성영역과 워드 라인의 접촉면적도 효과적으로 증가시켜 트랜지스터의 동작 전류 능력을 향상시킬 수 있다. 또한, 이로 인해 누설 전류를 감소시키고 반도체 소자의 리프레쉬(Refresh) 특성 및 신뢰성을 향상시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. 활성영역을 정의하는 소자분리막을 형성하는 단계;
    상기 소자분리막을 리세스하여 상기 활성영역을 돌출시키는 단계;
    상기 반도체 기판 전면에 게이트 산화막을 형성하는 단계; 및
    상기 돌출된 활성영역을 포함하는 반도체 기판 상부에 워드 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 소자분리막을 형성하는 단계는 반도체 기판 상부에 패드 산화막 및 패드 질화막을 적층하는 단계;
    상기 반도체 기판 상에 감광막을 형성하고, 활성영역 마스크를 이용한 노광 및 현상 공정으로 활성영역을 정의하는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 마스크로 패드 질화막 및 패드 산화막을 식각하는 단계;
    상기 감광막 패턴을 제거하고 패드 질화막을 하드마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 반도체 기판 전면에 소자분리용 월 산화막, 라이너 질화막 및 라이너 산화막을 적층하는 단계;
    상기 트렌치를 매립하는 HDP 산화막을 형성한 후 열처리하는 단계; 및
    상기 패드 질화막의 소정 두께가 잔류할 때까지 상기 HDP 산화막에 CMP 공정 을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 제 2 항에 있어서,
    상기 HDP 산화막은 4200 ~ 4800Å의 두께로 형성한 후, 800 ~ 1200℃에서 N2 가스를 주입하여 50 ~ 70분간 열처리를 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 제 2 항에 있어서,
    상기 소자분리용 월 산화막은 76 ~ 84Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 제 2 항에 있어서,
    상기 라이너 질화막은 46 ~ 54Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 제 2 항에 있어서,
    상기 라이너 산화막은 46 ~ 54Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 제 2항에 있어서,
    상기 게이트 산화막은 5 ~ 100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100853653B1 (ko) * 2007-01-22 2008-08-25 경북대학교 산학협력단 핀 전계 효과 트랜지스터 및 그 제조 방법
US20110127611A1 (en) * 2009-11-30 2011-06-02 Hynix Semiconductor Inc. Semiconductor device and method for manufacturing the same
KR101393769B1 (ko) * 2012-01-09 2014-05-12 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 ＦｉｎＦＥＴ 및 ＦｉｎＦＥＴ를 형성하는 방법
US9029958B2 (en) 2012-01-09 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and the methods for forming the same

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100853653B1 (ko) * 2007-01-22 2008-08-25 경북대학교 산학협력단 핀 전계 효과 트랜지스터 및 그 제조 방법
US20110127611A1 (en) * 2009-11-30 2011-06-02 Hynix Semiconductor Inc. Semiconductor device and method for manufacturing the same
US8507349B2 (en) 2009-11-30 2013-08-13 Hynix Semiconductor Inc Semiconductor device employing fin-type gate and method for manufacturing the same
KR101393769B1 (ko) * 2012-01-09 2014-05-12 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 ＦｉｎＦＥＴ 및 ＦｉｎＦＥＴ를 형성하는 방법
US8759184B2 (en) 2012-01-09 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and the methods for forming the same
US9029958B2 (en) 2012-01-09 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and the methods for forming the same
US9379217B2 (en) 2012-01-09 2016-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and the methods for forming the same
US9911850B2 (en) 2012-01-09 2018-03-06 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and the methods for forming the same

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