KR100652419B1 - 핀형 트랜지스터의 게이트 형성 방법 - Google Patents

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Abstract

본 발명은 핀(Fin)형 트랜지스터의 게이트 형성 방법을 제시한다. 본 발명에 따르면, 반도체 기판 상에 액티브 영역을 설정하는 하드 마스크를 형성하고, 제1소자 분리층을 STI로 형성한 후, 제1소자 분리층을 에치 백(etch back)하여 기판의 액티브 영역이 돌출되게 한다. 액티브 측면 상에 측면 보호층을 형성하고 그 상에 제2소자 분리층을 형성하여 소자 분리 영역을 완성한다. 이때, 측면 보호층은 소자 분리 영역을 이루는 절연 물질에 대해 식각 선택비를 가지는 절연 물질, 예컨대, 실리콘 질화물을 포함하여 형성된다. 소자 분리 영역의 일부를 선택적으로 식각하여 핀형 액티브 영역을 구현하는 다수 개의 리세스(recess) 홈들을 형성하고, 하드 마스크 및 측면 보호층 부분을 실리콘 질화물에 대한 건식 식각 및 습식 식각으로 선택적으로 제거한다. 리세스 홈을 채우는 게이트를 형성한다.
FinFET, 실리콘 질화물, 스페이서, 인산 습식 식각, STI

Description

핀형 트랜지스터의 게이트 형성 방법{Method for manufacturing gate of Fin type transistor}
도 1은 본 발명의 실시예에 따른 핀형 트랜지스터의 게이트의 레이아웃(layout)을 설명하기 위해서 개략적으로 도시한 평면도이다.
도 2a 및 도 2b 내지 도 10a 및 도 10b는 본 발명의 실시예에 따른 핀형 트랜지스터의 게이트를 형성하는 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
본 발명은 반도체 소자에 관한 것으로, 특히, 핀(Fin)형 트랜지스터(transistor)의 게이트(gate) 형성 방법에 관한 것이다.
반도체 소자가 고집적화, 저전력 구동화 또는 고속 동작화된 소자로 형성됨에 따라, 특히 단채널 효과(short channel effect)나 소자의 신뢰성 등과 같은 문제들을 해소하는 방법이 중요시 되고 있다. 이러한 문제를 해소하는 방법의 일례로 FinFET과 같은 핀형 트랜지스터 구조가 전류 특성 향상을 위해 제시되고 있다.
핀형 트랜지스터 구조는 핀 형태의 액티브 영역(active region)을 포함하여 구성되고 있다. 이에 따라, 핀 형태의 액티브 영역의 양 측면을 채널(channel)로 이용하는 것이 가능하여 실제 채널을 흐르는 전류의 양을 증가시킬 수 있는 이점이 있다.
이와 같이 액티브 영역의 양 측면 상을 노출하기 위한 방법의 일례로, 액티브 영역을 설정하는 소자 분리 영역을 형성한 후, 소자 분리 영역의 일부 표면을 리세스(recess)하여 액티브 영역의 양 측면을 노출하는 방법, 예컨대, FinFET 제조 과정에 다마신(damascene) 기법이 적용된 방법을 고려할 수 있다.
그런데, 이러한 액티브의 양 측면을 노출하는 리세스 홈을 소자 분리 영역 내에 형성할 때, 다양한 식각 및 세정 과정이 요구되는 데, 이러한 식각 또는 세정 과정에서 실리콘 산화물에 대한 식각 및 세정 과정이 수반될 수 있다. 이에 따라, 바람직하게 실리콘 산화물층을 주로 포함하여 형성되는 소자 분리 영역에 실리콘 산화물에의 원하지 않는 식각 손실 등이 발생하는 것을 배제하기가 매우 어렵다. 따라서, 이러한 리세스 홈의 폭을 정밀하게 제어하기가 매우 어렵다.
소자 분리 영역에 형성된 리세스 홈에는 게이트 라인(gate line)이 채워져, 게이트가 액티브 영역의 양 측면 상에 위치할 수 있도록 해야 한다. 그런데, 리세스 홈이 설정된 폭 이상의 폭으로 커지게 되면, 이러한 게이트 라인들 간에 브리지(bridge) 등이 유발되어 소자 동작에 불량이 발생되게 된다.
따라서, 이러한 리세스 홈의 폭을 정밀하게 제어하며, 소자 분리 영역에 액티브 영역의 양 측면을 노출시키는 리세스 홈을 형성하는 방법의 개발이 요구되고 있다. 특히, 소자 분리 영역은 바람직하게 실리콘 산화물층을 주로 포함하여 형성 되므로, 이러한 실리콘 산화물에의 원하지 않는 식각 손실(etch loss) 또는 세정 소실(cleaning loss)이 발생되지 않도록 공정 개발 및 식각 조건 등의 개발이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 다마신 기법을 이용하여 액티브 영역의 양 측면을 노출하는 리세스 홈을 형성할 때, 리세스 홈의 폭이 정밀하게 제어될 수 있는 핀형 트랜지스터의 게이트 형성 방법을 제시하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 반도체 기판 상에 액티브 영역을 설정하여 가리는 하드 마스크를 형성하는 단계, 상기 하드 마스크에 의해 열린 상기 기판 부분에 제1소자 분리층을 형성하는 단계, 상기 제1소자 분리층을 리세스(recess)하여 상기 기판의 액티브 영역이 돌출되게 하여 측면을 노출시키는 단계, 상기 리세스된 부분을 채우는 제2소자 분리층을 형성하여 상기 제1 및 제2소자 분리층을 포함하는 소자 분리 영역을 형성하는 단계, 상기 제2소자 분리층을 형성하기 이전에 돌출된 상기 액티브 영역의 측면 상을 덮되 상기 소자 분리 영역을 이루는 절연 물질에 대해 식각 선택비를 가지는 절연 물질을 포함하는 측면 보호층을 형성하는 단계, 상기 하드 마스크 및 상기 측면 보호층에 의해 상기 액티브 영역을 보호하며 상기 소자 분리 영역의 일부를 선택적으로 식각하여 상기 소자 분리 영역을 가로지는 다수 개의 리세스 홈들을 형성하는 단계, 상기 하드 마스크 및 상기 리세스 홈에 노출된 상기 측면 보호층 부분을 선택적으로 제거하는 단계, 및 상기 리세스 홈을 채우고 상기 액티브 영역을 가로지는 게이트를 게이트 유전층을 수반하여 형성하는 단계를 포함하는 핀(Fin)형 트랜지스터의 게이트 형성 방법을 제시한다.
상기 하드 마스크는 실리콘 산화물층을 포함하는 패드층을 하부에 수반하고 상기 패드층 상에 실리콘 질화물층을 포함하여 형성될 수 있다.
상기 제1소자 분리층을 형성하는 단계는, 상기 하드 마스크에 의해 열린 상기 반도체 기판 부분을 선택적으로 식각하여 트렌치를 형성하는 단계, 상기 트렌치를 채우는 제1절연층을 형성하는 단계, 및 상기 제1절연층을 상기 하드 마스크를 연마 종료점으로 이용하여 화학기계적 연마하여 상기 제1소자 분리층을 형성하는 단계를 포함하여 형성될 수 있다.
상기 제1소자 분리층을 리세스하는 단계는, 상기 하드 마스크를 식각 마스크로 이용하여 상기 제1소자 분리층의 전 영역을 에치 백(etch back)하는 단계를 포함할 수 있다.
상기 제1소자 분리층은 상기 리세스 홈이 식각될 깊이와 대등한 깊이까지 에치 백될 수 있다.
상기 제2소자 분리층을 형성하는 단계는, 상기 제1소자 분리층이 리세스되어 형성되는 갭(gap)을 채우는 제2절연층을 증착하는 단계, 및 상기 제2절연층을 상기 하드 마스크를 연마 종료점으로 이용하여 화학기계적 연마하여 상기 제2소자 분리층을 형성하는 단계를 포함할 수 있다.
상기 제2소자 분리층은 실리콘 산화물층을 상기 제2절연층으로 포함하여 형 성되고, 상기 측면 보호층은 상기 실리콘 산화물층에 대해 식각 선택비를 가지는 실리콘 질화물층을 포함하여 형성될 수 있다.
상기 측면 보호층을 형성하는 단계는, 상기 액티브 영역의 측면 상을 덮는 제3절연층을 형성하는 단계, 및 상기 제3절연층을 이방성 건식 식각하여 상기 액티브 영역의 측면 상에 윙(wing) 형태로 상기 측면 보호층을 패터닝하는 단계를 포함할 수 있다.
상기 하드 마스크 및 상기 측면 보호층 부분을 선택적으로 제거하는 단계는, 상기 하드 마스크를 실리콘 질화물에 대한 건식 식각으로 제거하는 단계, 및 상기 측면 보호층 부분을 실리콘 질화물에 대한 습식 식각으로 제거하는 단계를 포함할 수 있다.
상기 실리콘 질화물에 대한 습식 식각은 인산 습식 식각을 포함할 수 있다.
본 발명에 따르면, 다마신 기법을 이용하여 액티브 영역의 양 측면을 노출하여 핀 형태의 액티브 영역을 구현하는 리세스 홈을 형성할 때, 리세스 홈의 폭이 정밀하게 제어될 수 있다. 이에 따라, 리세스 홈 사이의 산화물 바의 선폭을 설계된 폭으로 확보할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바 람직하다.
본 발명의 실시예에서는 활성 영역을 설정하는 소자 분리 영역을 얕은 트렌치 소자 분리(STI: Shallow Trench Isolation)로 바람직하게 형성하고, 소자 분리 영역에 액티브 영역의 측면을 노출하는 리세스 홈을 형성하기 이전에, 액티브 영역의 측면을 후속 공정으로부터 보호하는 측면 보호층을 바람직하게 스페이서 형태로 도입하는 기술을 제시한다. 측면 보호층은 실리콘 산화물에 대해서 식각 선택비를 가지는 절연 물질, 예컨대, 실리콘 질화물을 포함하여 바람직하게 형성된다.
이에 따라, 리세스 홈을 형성한 후 수반되는 STI 형성 시 사용되는 하드 마스크(hard mask)의 제거 및 세정 과정에서 실리콘 산화물에 대한 세정 과정을 배제할 수 있다. 즉, 하드 마스크가 바람직하게 실리콘 질화물을 포함하여 형성되므로, 실리콘 질화물에 대한 건식 식각을 실리콘 산화물에 대해 식각 선택비를 바람직하게 가지는 식각 과정으로 수행하고, 실리콘 질화물에 대한 세정 과정을 수행할 수 있다.
이에 따라, 하드 마스크 등을 제거할 때, 소자 분리 영역의 리세스 홈에 의해 노출되는 바(bar) 형태의 실리콘 산화물 부분이 세정 시 식각 또는 침해되어 소실(loss)되는 것을 효과적으로 방지할 수 있다. 따라서, 리세스 홈의 선폭은 포토리소그래피 과정 및 선택적 식각 과정에서 구현된 선폭으로 바람직하게 유지될 수 있다.
이와 같이, 리세스 홈의 선폭이 정밀하게 애초에 설계 의도된 선폭, 예컨대, 리세스 홈과 홈 사이의 실리콘 산화물 바의 선폭이 대략 100㎚ 정도로 유지될 수 있다. 따라서, 리세스 홈을 채우는 게이트를 형성할 때, 게이트 라인과 라인 사이에 원하지 않는 브리지가 발생되는 것을 효과적으로 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 핀형 트랜지스터의 게이트의 레이아웃(layout)을 설명하기 위해서 개략적으로 도시한 평면도이다. 도 2a 및 도 2b 내지 도 10a 및 도 10b는 본 발명의 실시예에 따른 핀형 트랜지스터의 게이트를 형성하는 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다. 이때, 도 2a 내지 도 10a는 도 1의 X-X' 절단선을 따른 단면도들이며, 도 2b 내지 도 10b는 도 1의 Y-Y' 절단선을 따른 단면도들이다.
도 1 및 도 2a, 2b를 함께 참조하면, 반도체 기판(100)에 액티브 영역(110)을 설정하는 소자 분리 영역을 바람직하게 STI 과정을 이용하여 형성한다. 구체적으로, 반도체 기판(100) 상에 패드층(310)을 바람직하게 실리콘 산화물층을 포함하여 형성한다. 패드층(310) 상에 STI 과정에서 이용되는 하드 마스크(330)를 위한 층을 형성한다. 하드 마스크(300)를 위한 층은 바람직하게 실리콘 질화물층을 포함하여 형성될 수 있으며, 대략 500Å 내지 1000Å 정도 두께로 형성될 수 있다.
이후에, 하드 마스크(330)를 위한 층을 포토리소그래피 과정 및 선택적 식각 과정을 수행하여 패터닝하여 하드 마스크(330)를 형성한다.
하드 마스크(330)를 식각 마스크로 이용하여 반도체 기판(100)의 일부 영역을 선택적으로 식각하여 트렌치(151)를 형성한다. 하드 마스크(330) 아래 가려져 보호되는 반도체 기판(100) 영역은 활성 영역(110)으로 설정되게 된다. 이때, 트렌치(151)는 소자에 따라 다양한 깊이로 형성될 수 있으나, 대략 3000Å 정도 깊이로 형성될 수 있다.
도 3a 및 3b를 함께 참조하면, 트렌치(151)를 채우는 제1절연층(153)을 형성한다. 이때, 제1절연층(153)은 바람직하게 실리콘 산화물층을 포함하고, 하부에 트렌치(151)의 측면 또는/ 및 바닥과의 계면에 버퍼층(buffer layer: 159)을 더 수반할 수 있다. 버퍼층(159)은 라이너(liner) 형태의 실리콘 질화물층을 포함할 수 있으며, 더불어 라이너 형태의 실리콘 산화물층을 더 포함할 수도 있다.
이후에, 바람직하게 화학기계적 연마(CMP: Chemical Mechanical Polishing) 등과 같은 방법으로 제1절연층(153)을 제1평탄화하여 제1소자 분리층(153)을 형성한다. 이때, CMP의 연마 종료점(polishing stop point)으로 하드 마스크(330)를 이용한다. 하드 마스크(330) 또한 일부 연마 제거될 수 있으나, 최종 하드 마스크(330)의 두께는 대략 500Å 정도로 유지되도록 하는 것이 바람직하다.
도 4a 및 도 4b를 참조하면, 제1소자 분리층(153)을 선택적으로 에치 백(etch back)하여 액티브 영역(110)의 측면이 노출되게 리세스한다. 이에 따라, 리세스된 제1소자 분리층(155)의 표면 높이는 액티브 영역(110)의 표면 높이에 비해 낮아지게 된다.
이때, 제1소자 분리층(155)은 메사(mesa) 형태로 돌출되는 액티브 영역(110)의 높이가 예컨대 소자에서 구현하고자 하는 액티브 핀의 높이가 되도록 리세스될 수 있다. 예컨대, 소자에서 구현하고자 하는 액티브 핀의 높이가 대략 1500Å일 때, 제1소자 분리층(155)이 리세스되는 깊이는 이에 맞춰 대략 1500Å 정도인 것이 바람직하다.
이때, 이러한 제1소자 분리층(155)의 리세스를 위한 에치 백 과정은 잔류하는 하드 마스크(330)를 식각 마스크로 이용하는 습식 식각 방법으로 수행될 수 있다. 하드 마스크(330)는 대략 500Å 정도 잔존할 수 있으므로, 제1소자 분리층(155)이 리세스되는 깊이를 1500Å 정도로 고려할 때, 실질적으로 에치 백되는 제1소자 분리층(155)의 두께는 대략 2000Å 정도일 수 있다. 따라서, 이러한 깊은(deep) 습식 식각은 매우 깊은 깊이에까지 식각을 수행하는 데 유용하게 이용될 수 있다.
한편, 이러한 습식 식각에서 제1소자 분리층(155)이 리세스되며 실질적으로 버퍼층(159)이 액티브 영역(110)의 측면에 잔류될 수 있다.
도 5a 및 도 5b를 참조하면, 리세스된 제1소자 분리층(155)에 의해 노출되는 액티브 영역(110)의 측면을 덮어 보호하는 측면 보호층(350)을 형성한다. 이러한 측면 보호층(350)은 스페이서 또는 윙(wing) 형태의 패턴일 수 있으며, 실리콘 산화물에 대해서 식각 선택비를 가지는 절연 물질을 포함하여 형성될 수 있다.
예컨대, 제1소자 분리층(155)이 에치 백된 결과물 상에 바람직하게 실리콘 질화물층을 증착한 후, 제1소자 분리층(155) 상에 증착된 부분이 제거되도록 실리콘 질화물층을 이방성 건식 식각할 수 있다. 이에 따라, 실리콘 질화물층은 트렌치(151)의 측벽, 즉, 액티브 영역(110)의 측면을 덮는 스페이서 또는 윙 형태로 패터닝되게 된다.
이와 같이 형성된 측면 보호층(350)은 도 1에 제시된 바와 같은 액티브 영역(110)의 둘레를 측면에서 감싸는 형태로 형성된다. 또한, 측면 보호층(350)은 도 5a 및 도 5b에 제시된 바와 같이 리세스된 제1소자 분리층(155)의 상측 표면에 닿게 트렌치(151)의 측면에 연장된 패턴으로 형성된다.
이러한 측면 보호층(350)은 다양한 두께로 형성될 수 있으나, 본 발명의 실시예의 경우와 같이 액티브 영역(110)의 폭이 대략 100㎚ 정도일 때, 대략 73Å 두께의 실리콘 질화물층으로 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 제1소자 분리층(155)이 리세스됨에 따라 하드 마스크(330) 사이에 발생된 갭(gap)을 채우는 제2절연층을 측면 보호층(350) 상에 형성한다. 이때, 제2절연층은 갭 채움 특성이 우수한 고밀도 플라즈마(HDP: High Density Plasma) 증착 방법을 이용하여 증착된 실리콘 산화물층을 포함하여 형성될 수 있다.
이후에, 제2절연층을 바람직하게 CMP 등으로 제2평탄화하여 제2소자 분리층(157)을 형성한다. 이때, 하드 마스크(330)는 CMP 과정의 연마 종료점으로 이용될 수 있다. 이와 같이 하여 제1소자 분리층(155) 및 제2소자 분리층(157)이 적층된 소자 분리 영역(150)을 도 1에 제시된 바와 같이 액티브 영역(110)을 설정하게 형성할 수 있다.
도 7a 및 도 7b를 참조하면, Fin 형태의 액티브 영역을 설정하기 위한 리세스 홈을 소자 분리 영역(150)에 형성하기 위한 선택적 식각 과정에서 식각 마스크로 이용될 식각 마스크 패턴(400)을 소자 분리 영역(150) 상에 형성한다. 식각 마스크 패턴(400)은 포토리소그래피 과정으로 형성되는 포토레지스트 패턴(photoresist pattern)일 수 있다.
이때, 식각 마스크 패턴(400)은 도 1에 제시된 바와 같이 게이트(200)가 형성될 영역을 노출하는 라인 및 스페이스(line & space) 패턴으로 형성될 수 있다. 이에 따라, 게이트(200)가 연장되는 방향으로 길게 노출 영역을 가지게 포토레지스트 패턴이 형성된다. 이에 따라, 포토레지스트 패턴은 하드 마스크(330) 상으로 연장되며 소자 분리 영역(150)의 일부를 길게 노출하게 된다.
도 8a 및 도 8b를 참조하면, 식각 마스크 패턴(400)에 의해 노출된 소자 분리 영역(150) 영역을 선택적으로 식각하여 리세스 홈(201)을 형성한다. 즉, 다마신 기법을 이용하여 리세스 홈(201)을 소자 분리 영역(150)에 형성한다. 이러한 리세스 홈(201)은 실질적으로 게이트(도 1의 200)의 선폭과 대등한 선폭으로 설정 형성될 수 있다. 이때, 리세스 홈(201)을 형성하는 식각 과정은 소자 분리 영역(150)을 바람직하게 구성하는 실리콘 산화물층에 대한 이방성 건식 식각 과정으로 바람직하게 수행될 수 있다.
이러한 이방성 건식 식각 과정은 식각 마스크 패턴(400)으로 도입된 포토레지스트 패턴에 대해서 식각 선택비를 가지게 수행될 수 있다. 또한, 식각 마스크 패턴(400)에 의해 노출되는 하드 마스크(330)를 바람직하게 구성하는 실리콘 질화물층에 대해서 식각 선택비를 가져, 이러한 건식 식각에 의해서 하드 마스크(330) 아래의 액티브 영역(110)이 손상되는 것을 방지할 수 있다. 또한, 이러한 건식 식각은 측면 보호층(350)을 바람직하게 구성하는 실리콘 질화물에 대해서 식각 선택비를 가져 측면 보호층(350) 아래의 액티브 영역(110)의 측면이 이러한 건식 식각에 노출되지 않도록 수행될 수 있다.
이때, 리세스 홈(201)은 실질적으로 측면 보호층(350)이 연장되는 깊이까지 깊게 형성되는 것이 바람직하다. 즉, 선택적으로 노출된 영역의 제2소자 분리층(157)이 모두 제거되어 하부의 제1소자 분리층(155)이 노출되는 깊이로 리세스 홈(201)이 형성될 수 있다. 이에 따라, 측면 보호층(350)의 표면이 리세스 홈(201)에 모두 노출되는 것이 바람직하다. 측면 보호층(350)의 높이는 제1소자 분리층(155)이 리세스된 깊이에 의존하므로, 측면 보호층(350)의 표면을 모두 노출할 정도로 형성된 리세스 홈(201)의 깊이는 대략 1500?? 정도일 수 있다.
도 9a 및 도 9b를 참조하면, 하드 마스크(330) 또는/및 리세스 홈(201)의 측벽에 노출된 측면 보호층(350) 부분을 선택적으로 제거한다. 예컨대, 하드 마스크(330)를 선택적으로 제거하기 위해서 바람직하게 건식 식각을 수행한다. 이때, 건식 식각 과정은 하드 마스크(300)를 바람직하게 구성하는 실리콘 질화물층에 대한 식각으로 수행되며, 소자 분리 영역(150)을 이루는 실리콘 산화물층에 대해서 식각 선택비를 가지게 수행될 수 있다.
일반적인 STI 과정에서 이러한 하드 마스크는 습식 식각 등을 이용하는 스트립 과정으로 제거될 수 있는 데 반해, 본 발명의 실시예에서는 바람직하게 이방성 건식 식각을 이용하여 하드 마스크(330)를 제거한다. 이에 따라, 산화물 바(158)의 높이를 줄일 수 있으며 산화물 바(158)의 측면으로의 식각을 방지하여 그 선폭을 유지할 수 있다.
이때, 바람직하게 실리콘 질화물층으로 구성된 측면 보호층(350) 또한 함께 제거될 수 있으나, 측면 보호층(350)을 제거하기 위해서 바람직하게 습식 식각 과 정을 수행할 수 있다. 이러한 습식 식각 과정은 측면 보호층(350)을 바람직하게 구성하는 실리콘 질화물에 대한 식각 선택비를 가지는 인산을 포함하는 식각액을 이용하여 수행할 수 있다.
이때, 이러한 습식 식각은 실리콘 산화물층에 대해 식각 선택비를 가지고 있으므로, 습식 식각에 의해서 리세스 홈(201) 사이의 잔류하는 제2소자 분리층(157)으로 이루어지는 산화물 바(158)가 침해되는 것은 실질적으로 방지될 수 있다. 측면 보호층(350)의 두께는 대략 73Å 정도로 매우 얇은 상태이며 또한 인산 습식 식각은 실리콘 산화물에 대해서 식각 선택비를 나타낼 수 있으므로 산화물 바(158)가 침식되는 것이 효과적으로 방지될 수 있다. 이에 따라, 실리콘 산화물 바(158)가 원하지 않게 소실되는 것을 방지할 수 있어, 리세스 홈(201)의 선폭을 효과적으로 유지할 수 있다.
이후에, 하드 마스크(330) 아래에 노출되는 바람직하게 실리콘 산화물층을 포함하여 형성된 패드층(310) 및 측면 보호층(350) 아래에 노출되는 버퍼층(159) 부분을 제거한다. 버퍼층(159)은 바람직하게 라이너 형태의 실리콘 산화물층 및 실리콘 질화물층의 적층 구조로 형성되는 데, 버퍼층(159)의 실리콘 질화물층은 측면 보호층(350)의 제거 시 함께 제거될 수 있으며, 버퍼층(159)의 실리콘 산화물층은 패드층(310)과 함께 제거될 수 있다.
이를 위해서 이러한 패드층(310) 및 버퍼층(159) 부분을 제거하는 과정은 실리콘 산화물층의 스트립(strip) 과정으로 수행될 수 있다. 이러한 실리콘 산화물층에 대한 스트립 과정은 실질적으로 실리콘 산화물층에 대한 식각 과정으로 이해될 수 있으므로, 이러한 과정에 의해서 실리콘 산화물층을 포함하는 소자 분리 영역(150), 특히, 산화물 바(158) 부분이 일부 식각될 수도 있다.
그러나, 패드층(310) 및 버퍼층(159) 부분을 제거하는 과정은 매우 얇은 두께에 불과하므로, 이러한 스트립 과정에서 소실되는 산화물 바(158) 부분의 양은 매우 미미한 작은 양에 불과하게 된다. 이에 따라, 리세스 홈(201)의 선폭(W)은 도 7a에 제시된 바와 같이 패터닝될 때 설계 형성된 폭이 실질적으로 그대로 유지되게 될 수 있다. 이에 따라, 산화물 바(158)의 선폭은 설계 시 요구되는 대략 100㎚ 정도 선폭을 확보할 수 있다.
이에 따라, 도 9b에 제시된 바와 같이 표면이 노출된 핀 형태의 액티브 영역(110)의 구조가 형성된다.
도 10a 및 도 10b를 참조하면, 액티브 영역(110) 표면에 게이트 유전층(210)을 형성한 후, 게이트(200)를 형성한다. 예컨대, 실리콘 산화물층과 같은 유전 물질을 열 산화법으로 성장시키거나 또는 증착하여 게이트 유전층(210)을 형성한다.
핀 형태의 액티브 영역(110)을 덮도록 리세스 홈(201)을 채우는 도전층, 예컨대, 도전성 폴리 실리콘층을 형성한다. 이후에, 도전층을 도 1에 제시된 바와 같이 액티브 영역(110)을 가로지는 라인 및 스페이스 패턴 형태로 길게 연장되는 패턴으로 패터닝하여 게이트(200)를 형성한다. 이때, 게이트(200)는 리세스 홈(201)에 정렬되게 패터닝되는 것이 바람직하다. 이에 따라, 게이트(200)가 핀 형태의 액티브 영역(110)의 측면 및 상면을 적어도 덮는 형태를 가질 수 있다.
이후에, 도시되지는 않았지만, 도 1에 제시된 바와 같이 게이트(200) 옆으로 노출된 액티브 영역(110) 부분에 불순물을 이온주입하여 드레인/소스 영역(drain/ source region)과 같은 정션(junction)을 형성하여 트랜지스터 구조를 형성한다. 이에 따라, FinFET과 같은 트랜지스터 구조가 기판(100) 상에 구현되게 된다.
상술한 본 발명에 따르면, 다마신 FinFET를 제조할 때, 핀 형태의 액티브 영역의 주위에 스페이서 형태로 도입되는 측면 보호층을 질화물로 구성할 수 있다. 이에 따라, 소자 분리 영역에 리세스 홈을 형성하기 위해 사용된 실리콘 질화물의 하드 마스크 및 실리콘 질화물의 측면 보호층을 질화물 건식 식각 및 질화물 세정의 과정으로 선택적으로 제거할 수 있다.
핀 형태의 액티브 영역의 주위에 스페이서 형태로 도입되는 측면 보호층이 바람직하게 질화물로 구성되어, 측면 보호층의 제거 시 리세스 홈 사이의 산화물 바가 원하지 않게 침식되는 것을 방지할 수 있다. 이에 따라, 산화물 바의 선폭이 적어도 설계시 요구되는 선폭, 예컨대, 100㎚의 선폭으로 확보될 수 있다. 이에 따라, 리세스 홈 사이의 산화물 바가 침식되어 10㎚ 이하 선폭으로 좁아져 게이트 라인들 사이에 브리지가 발생되는 문제점을 해소할 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

Claims (16)

  1. 반도체 기판 상에 액티브 영역을 설정하여 가리는 하드 마스크를 형성하는 단계;
    상기 하드 마스크에 의해 열린 상기 기판 부분에 제1소자 분리층을 형성하는 단계;
    상기 제1소자 분리층을 리세스(recess)하여 상기 기판의 액티브 영역이 돌출되게 하여 측면을 노출시키는 단계;
    상기 리세스된 부분을 채우는 제2소자 분리층을 형성하여 상기 제1 및 제2소자 분리층을 포함하는 소자 분리 영역을 형성하는 단계;
    상기 제2소자 분리층을 형성하기 이전에 돌출된 상기 액티브 영역의 측면 상을 덮되 상기 소자 분리 영역을 이루는 절연 물질에 대해 식각 선택비를 가지는 절연 물질을 포함하는 측면 보호층을 형성하는 단계;
    상기 하드 마스크 및 상기 측면 보호층에 의해 상기 액티브 영역을 보호하며 상기 소자 분리 영역의 일부를 선택적으로 식각하여 상기 소자 분리 영역을 가로지는 다수 개의 리세스 홈들을 형성하는 단계;
    상기 하드 마스크 및 상기 리세스 홈에 노출된 상기 측면 보호층 부분을 선택적으로 제거하는 단계; 및
    상기 리세스 홈을 채우고 상기 액티브 영역을 가로지는 게이트를 게이트 유전층을 수반하여 형성하는 단계를 포함하는 것을 특징으로 하는 핀(Fin)형 트랜지 스터의 게이트 형성 방법.
  2. 제1항에 있어서,
    상기 하드 마스크는
    실리콘 산화물층을 포함하는 패드층을 하부에 수반하고 상기 패드층 상에 실리콘 질화물층을 포함하여 형성되는 것을 특징으로 하는 핀(Fin)형 트랜지스터의 게이트 형성 방법.
  3. 제1항에 있어서,
    상기 제1소자 분리층을 형성하는 단계는
    상기 하드 마스크에 의해 열린 상기 반도체 기판 부분을 선택적으로 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 채우는 제1절연층을 형성하는 단계; 및
    상기 제1절연층을 상기 하드 마스크를 연마 종료점으로 이용하여 화학기계적 연마하여 상기 제1소자 분리층을 형성하는 단계를 포함하는 것을 특징으로 하는 핀(Fin)형 트랜지스터의 게이트 형성 방법.
  4. 제1항에 있어서,
    상기 제1소자 분리층을 리세스하는 단계는
    상기 하드 마스크를 식각 마스크로 이용하여 상기 제1소자 분리층의 전 영역 을 에치 백(etch back)하는 단계를 포함하는 것을 특징으로 하는 핀(Fin)형 트랜지스터의 게이트 형성 방법.
  5. 제4항에 있어서,
    상기 제1소자 분리층은
    상기 리세스 홈이 식각될 깊이와 대등한 깊이까지 에치 백되는 것을 특징으로 하는 핀(Fin)형 트랜지스터의 게이트 형성 방법.
  6. 제1항에 있어서,
    상기 제2소자 분리층을 형성하는 단계는
    상기 제1소자 분리층이 리세스되어 형성되는 갭(gap)을 채우는 제2절연층을 증착하는 단계; 및
    상기 제2절연층을 상기 하드 마스크를 연마 종료점으로 이용하여 화학기계적 연마하여 상기 제2소자 분리층을 형성하는 단계를 포함하는 것을 특징으로 하는 핀(Fin)형 트랜지스터의 게이트 형성 방법.
  7. 제6항에 있어서,
    상기 제2소자 분리층은 실리콘 산화물층을 상기 제2절연층으로 포함하여 형성되고
    상기 측면 보호층은 상기 실리콘 산화물층에 대해 식각 선택비를 가지는 실 리콘 질화물층을 포함하여 형성되는 것을 특징으로 하는 핀(Fin)형 트랜지스터의 게이트 형성 방법.
  8. 제1항에 있어서,
    상기 측면 보호층을 형성하는 단계는
    상기 액티브 영역의 측면 상을 덮는 제3절연층을 형성하는 단계; 및
    상기 제3절연층을 이방성 건식 식각하여 상기 액티브 영역의 측면 상에 윙(wing) 형태로 상기 측면 보호층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 핀(Fin)형 트랜지스터의 게이트 형성 방법.
  9. 제1항에 있어서,
    상기 하드 마스크 및 상기 측면 보호층 부분을 선택적으로 제거하는 단계는
    상기 하드 마스크를 실리콘 질화물에 대한 건식 식각으로 제거하는 단계; 및
    상기 측면 보호층 부분을 실리콘 질화물에 대한 습식 식각으로 제거하는 단계를 포함하는 것을 특징으로 하는 핀(Fin)형 트랜지스터의 게이트 형성 방법.
  10. 제1항에 있어서,
    상기 실리콘 질화물에 대한 습식 식각은
    인산 습식 식각을 포함하는 것을 특징으로 하는 핀(Fin)형 트랜지스터의 게이트 형성 방법.
  11. 반도체 기판 상에 액티브 영역을 설정하여 가리는 하드 마스크를 형성하는 단계;
    상기 하드 마스크에 의해 열린 상기 기판 부분에 얕은 트렌치 소자 분리(STI)에 의한 제1소자 분리층을 형성하는 단계;
    상기 제1소자 분리층을 리세스(recess)하여 상기 기판의 액티브 영역이 돌출되게 하여 측면을 노출시키는 단계;
    상기 리세스된 부분을 채우는 제2소자 분리층을 형성하여 상기 제1 및 제2소자 분리층을 포함하는 소자 분리 영역을 형성하는 단계;
    상기 제2소자 분리층을 형성하기 이전에 돌출된 상기 액티브 영역의 측면 상을 덮되 상기 소자 분리 영역을 이루는 절연 물질에 대해 식각 선택비를 가지는 절연 물질을 포함하는 측면 보호층을 형성하는 단계;
    상기 하드 마스크 및 상기 측면 보호층에 의해 상기 액티브 영역을 보호하며 상기 소자 분리 영역의 일부를 선택적으로 식각하여 상기 소자 분리 영역을 가로지는 다수 개의 리세스 홈들을 형성하는 단계;
    상기 하드 마스크를 건식 식각으로 제거하는 단계;
    상기 리세스 홈에 노출된 상기 측면 보호층 부분을 습식 식각으로 제거하는 단계; 및
    상기 리세스 홈을 채우고 상기 액티브 영역을 가로지는 게이트를 게이트 유전층을 수반하여 형성하는 단계를 포함하는 것을 특징으로 하는 핀(Fin)형 트랜지 스터의 게이트 형성 방법.
  12. 제11항에 있어서,
    상기 하드 마스크는 실리콘 질화물층을 포함하여 형성되고
    상기 건식 식각은 상기 실리콘 질화물에 대한 건식 식각으로 수행되는 것을 특징으로 하는 핀(Fin)형 트랜지스터의 게이트 형성 방법.
  13. 제11항에 있어서,
    상기 제1소자 분리층을 리세스하는 단계는
    상기 하드 마스크를 식각 마스크로 이용하여 상기 제1소자 분리층의 전 영역을 에치 백(etch back)하는 단계를 포함하는 것을 특징으로 하는 핀(Fin)형 트랜지스터의 게이트 형성 방법.
  14. 제13항에 있어서,
    상기 제1소자 분리층은
    상기 리세스 홈이 식각될 깊이와 대등한 깊이까지 에치 백되는 것을 특징으로 하는 핀(Fin)형 트랜지스터의 게이트 형성 방법.
  15. 제11항에 있어서,
    상기 제2소자 분리층은 실리콘 산화물층을 포함하여 형성되고
    상기 측면 보호층은 상기 실리콘 산화물층에 대해 식각 선택비를 가지는 실리콘 질화물층을 포함하여 형성되는 것을 특징으로 하는 핀(Fin)형 트랜지스터의 게이트 형성 방법.
  16. 제11항에 있어서,
    상기 습식 식각은 상기 측면 보호층의 상기 실리콘 질화물층에 대한 인산 습식 식각을 포함하는 것을 특징으로 하는 핀(Fin)형 트랜지스터의 게이트 형성 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101311085B1 (ko) * 2011-11-30 2013-09-25 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 균일한 ｓｔｉ를 형성하기 위한 방법

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100621888B1 (ko) * 2005-07-19 2006-09-11 삼성전자주식회사 소자 분리막 형성 방법 및 이를 이용 핀형 전계 효과트랜지스터의 제조방법
US8058161B2 (en) * 2006-09-29 2011-11-15 Texas Instruments Incorporated Recessed STI for wide transistors
KR100801315B1 (ko) * 2006-09-29 2008-02-05 주식회사 하이닉스반도체 돌기형트랜지스터가 구비된 반도체소자의 제조 방법
US8293625B2 (en) 2011-01-19 2012-10-23 International Business Machines Corporation Structure and method for hard mask removal on an SOI substrate without using CMP process
JP5770944B2 (ja) * 2011-09-30 2015-08-26 インテル・コーポレーション 非プレーナ型トランジスタのフィン製造
US8835262B2 (en) 2013-01-08 2014-09-16 Globalfoundries Inc. Methods of forming bulk FinFET devices by performing a recessing process on liner materials to define different fin heights and FinFET devices with such recessed liner materials
CN103943500B (zh) * 2013-01-22 2016-08-31 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的制作方法
US20140315371A1 (en) * 2013-04-17 2014-10-23 International Business Machines Corporation Methods of forming isolation regions for bulk finfet semiconductor devices
KR101851259B1 (ko) 2013-11-05 2018-06-11 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
CN104979266B (zh) * 2014-04-02 2019-03-29 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构的形成方法
CN105097523A (zh) * 2014-05-04 2015-11-25 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
US10008493B2 (en) * 2015-06-08 2018-06-26 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
KR20170087634A (ko) 2016-01-21 2017-07-31 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN107481933B (zh) * 2016-06-08 2020-05-08 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
CN109841527B (zh) * 2017-11-29 2022-03-18 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110034069B (zh) * 2018-01-11 2020-12-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112017960A (zh) * 2019-05-28 2020-12-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004111547A (ja) 2002-09-17 2004-04-08 Toshiba Corp 半導体装置、半導体装置の製造方法
KR20050002259A (ko) * 2003-06-30 2005-01-07 삼성전자주식회사 핀 전계효과 트랜지스터 제조 방법
KR20050083305A (ko) * 2004-02-23 2005-08-26 삼성전자주식회사 핀 전계효과 트랜지스터의 제조방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3270875B2 (ja) 1993-11-30 2002-04-02 ソニー株式会社 Ｍｏｓトランジスタの製造方法
JP4384739B2 (ja) 1997-04-04 2009-12-16 聯華電子股▲ふん▼有限公司 半導体装置及びその製造方法
KR20050006836A (ko) 2003-07-10 2005-01-17 삼성전자주식회사 반도체 소자 형성방법
US6835618B1 (en) 2003-08-05 2004-12-28 Advanced Micro Devices, Inc. Epitaxially grown fin for FinFET

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004111547A (ja) 2002-09-17 2004-04-08 Toshiba Corp 半導体装置、半導体装置の製造方法
KR20050002259A (ko) * 2003-06-30 2005-01-07 삼성전자주식회사 핀 전계효과 트랜지스터 제조 방법
KR20050083305A (ko) * 2004-02-23 2005-08-26 삼성전자주식회사 핀 전계효과 트랜지스터의 제조방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101311085B1 (ko) * 2011-11-30 2013-09-25 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 균일한 ｓｔｉ를 형성하기 위한 방법
US9142402B2 (en) 2011-11-30 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Uniform shallow trench isolation regions and the method of forming the same
US9779980B2 (en) 2011-11-30 2017-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Uniform shallow trench isolation regions and the method of forming the same

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