KR100799022B1 - 반도체 소자의 게이트 형성 방법 - Google Patents

반도체 소자의 게이트 형성 방법 Download PDF

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Abstract

본 발명은 반도체 기판 상부에 터널산화막, 질화막, 유전체막, 폴리실리콘막, 텅스텐실리사이드막 및 하드마스크막을 형성하는 단계; 상기 하드마스크막, 텅스텐실리사이드막, 폴리실리콘막 및 유전체막의 소정영역을 순차적으로 식각하여 컨트롤게이트 패턴을 형성하는 동시에 질화막을 노출시키는 단계; 상기 컨트롤게이트 패턴의 양 측벽에 열산화공정을 실시하여 산화막을 형성하는 단계; 및 상기 노출된 질화막을 습식 식각공정으로 제거하여 터널산화막을 노출시키는 단계를 포함하는 반도체 소자의 게이트 형성 방법을 개시한다.
고유전물질(High K), 인산(H3PO4), 알루미늄 산화막(Al2O3)

Description

반도체 소자의 게이트 형성 방법{Method of forming a gate in a semiconductor device}
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성 공정을 나타낸 반도체 소자의 단면도 이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 반도체기판 102 : 터널 산화막
104 : 질화막 106 : 유전체막
108 : 폴리실리콘막 110 : 텅스텐실리사이드막
112 : 하드마스크막 114 : 감광막 패턴
116 : 산화막
본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로서, 특히 플래시 메모리 소자의 유전체막을 고유전물질로 형성한 SANOS 구조의 게이트 식각시, 질화막을 습식식각 공정으로 제거함으로써, 터널산화막 손실(Loss)을 최소화 하여 반도체 기판의 손상을 방지할 수 있는 반도체 소자의 게이트 형성 방법에 관한 것이다.
최근, 낸드 플래시 메모리 소자의 제조 방법 중 유전체막을 고유전물질(High K)을 사용하여 게이트를 형성하는 방법이 사용되고 있다.
특히, 상기 고유전물질 중 알루미늄 산화막(Al2O3)을 사용하여 반도체 기판, 터널산화막, 질화막, 알루미늄산화막 및 폴리실리콘을 포함한 게이트 형성구조를 SANOS 구조라 한다.
이하, SANOS 구조의 게이트 형성 공정을 간략히 설명하면, 먼저 반도체 기판 상부에 터널산화막, 플로팅게이트용 질화막, 알루미늄 산화막(Al2O3), 컨트롤게이트용 폴리실리콘막, 텅스텐실리사이드막 및 하드마스크막을 형성한다.
하드마스크막 상부에 감광막 패턴을 형성한 후, 감광막 패턴을 마스크로 텅스텐실리사이드막, 폴리실리콘막, 알루미늄 산화막 및 질화막을 순차적으로 식각하여 게이트를 형성한다.
이때, 게이트 식각공정은 건식(Dry) 식각 공정을 실시하는데, 질화막 제거 후 터널산화막에서 식각공정을 멈춰야 한다.
즉, 질화막 식각시 질화막은 식각이 잘 되고, 터널산화막은 상대적으로 식각이 덜 되는 레서피(Recipe), 다시말해 질화막 대 터널산화막이 10 대 1 이상의 선택비로 식각하는 것이 바람직하나, 현재 건식 식각 기술로는 상기 선택비를 갖게 할 수 없어 터널산화막에서 식각공정이 멈춰지기가 어려운 문제점이 있다.
따라서, 터널산화막이 손실(Loss)되고, 이로인해 반도체 기판에도 어택(Attack)이 발생되어 셀 특성을 저하시키는 문제점이 있다.
본 발명의 목적은 유전체막을 고유전물질(High K)로 형성한 SANOS 구조의 게이트 식각시, 질화막을 습식식각 공정으로 제거함으로써, 터널산화막 손실(Loss)을 최소화 하고 반도체 기판의 손상을 방지하여 셀 특성을 향상시킬 수 있는 반도체 소자의 게이트 형성 방법을 제공함에 있다.
본 발명에 따른 반도체 소자의 게이트 형성 방법은, 반도체 기판 상부에 터널산화막, 질화막, 유전체막, 폴리실리콘막, 텅스텐실리사이드막 및 하드마스크막을 형성하는 단계; 상기 하드마스크막, 텅스텐실리사이드막, 폴리실리콘막 및 유전체막의 소정영역을 순차적으로 식각하여 컨트롤게이트 패턴을 형성하는 동시에 질화막을 노출시키는 단계; 상기 컨트롤게이트 패턴의 양 측벽에 열산화공정을 실시하여 산화막을 형성하는 단계; 및 상기 노출된 질화막을 습식 식각공정으로 제거하여 터널산화막을 노출시키는 단계를 포함한다.
상기 유전체막은 Al2O3 로 형성한다. 상기 컨트롤게이트 패턴의 식각공정은 HBr 및 O2 혹은 HBr, Cl2 및 O2 혼합가스를 이용하여 실시한다.
상기 노출된 유전체막은 BCl3, Cl2 및 Ar 혼합가스를 이용하여 식각한다.
상기 산화막은 70 내지 100 Å 의 두께로 형성한다.
상기 습식 식각 공정은 인산(H3PO4)을 사용하여 실시한다.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성 공정을 나타낸 단면도 이다.
도 1a를 참조하면, 반도체 기판(100) 상부에 터널산화막(102), 플로팅게이트용 질화막(104), 유전체막(106), 컨트롤게이트용 폴리실리콘막(108), 텅스텐실리사이드막(110) 및 하드마스크막(112)을 형성한다.
유전체막(106)은 알루미늄 산화막(Al2O3)을 포함한 고유전물질로 형성하는 것이 바람직하다. 또한, 하드마스크막(112)은 옥사이드(Oxide)로 형성하는 것이 바람직하다.
하드마스크막(112) 상부에 게이트 식각공정을 실시하기 위한 감광막 패턴(114)을 형성한다.
도 1b는 도 1a의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 1b를 참조하면, 감광막 패턴(114)을 마스크로 하드마스크막(112), 텅스텐실리사이드막(110), 폴리실리콘막(108), 유전체막(106)을 순차적으로 식각하여 질화막(104)을 노출시킨다.
보다 상세하게, 하드마스크막(112) 식각은 옥사이드 챔버(Oxide Chamber)에서 진행하고, 하드마스크막(112) 식각이 완료되면, 감광막 패턴(114)을 제거한 후 클리닝 공정을 실시한다.
다음, 식각된 하드마스크막(112)을 마스크로, 텅스텐실리사이드막(110) 및 폴리실리콘막(108)을 식각하여 유전체막(106)을 노출시킨다.
이때, 텅스텐실리사이드막(110) 및 폴리실리콘막(108)의 식각공정은 HBr 및 O2 혹은 HBr, Cl2 및 O2 혼합가스를 이용하여 실시한다.
노출된 유전체막(106)은 BCl3, Cl2 및 Ar 혼합가스를 이용하여 식각하여 질화막(104)을 노출시킨다.
도 1c는 도 1b의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 1c를 참조하면, 게이트 식각공정에 의해 남겨진 텅스텐실리사이드막(110), 폴리실리콘막(108) 및 유전체막(106) 적층구조의 양 측벽에 열산화(Thermal Oxidation)공정을 실시하여 70 내지 100 Å 의 산화막(116)을 형성한다.
산화막(116)을 형성하는 이유는 후공정인 질화막 제거공정시, 상기 적층구조에 발생될 수 있는 손상(Loss)을 방지하기 위함이다.
도 1d는 도 1c의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 1d를 참조하면, 도 1c 공정에서 노출된 질화막(104)에 습식(Wet) 식각 공정을 실시하여 터널산화막(102)을 노출시킨다.
습식 식각 공정은 인산(H3PO4)을 사용하여 실시하는 것이 바람직하다.
인산을 이용하면 터널산화막(102)의 손실(Loss)을 최소화 하면서 질화막(104)을 제거하기 때문에 반도체 기판(100)에 어택(Attack)이 발생되지 않는다.
인산을 이용한 습식 식각 공정을 실시하면, 게이트 형성부에 남아있는 질화막(104)의 양 측면에 너칭(Notching)이 발생될 수도 있다.
전술한 바와 같이, 본 발명은 유전체막(106)을 고유전물질(High K)로 형성한 SANOS 구조의 게이트 식각시, 질화막(104)을 습식식각 공정으로 제거함으로써, 터널산화막(102) 손실(Loss)을 최소화 하고 반도체 기판(100)의 손상을 방지하여 셀 특성을 향상시킬 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 유전체막을 고유전물질(High K)로 형성한 SANOS 구조의 게이트 식각시, 질화막을 습식식각 공정으로 제거함으로써, 터널산화막 손실(Loss)을 최소화 하고 반도체 기판의 손상을 방지하여 셀 특성을 향상시킬 수 있다.

Claims (6)

  1. 반도체 기판 상부에 터널산화막, 질화막, 유전체막, 폴리실리콘막, 텅스텐실리사이드막 및 하드마스크막을 형성하는 단계;
    상기 하드마스크막, 텅스텐실리사이드막, 폴리실리콘막 및 유전체막의 소정영역을 순차적으로 식각하여 컨트롤게이트 패턴을 형성하는 동시에 질화막을 노출시키는 단계;
    상기 컨트롤게이트 패턴의 양 측벽에 산화막을 형성하는 단계; 및
    상기 노출된 질화막을 습식 식각공정으로 제거하여 터널산화막을 노출시키는 단계;
    를 포함하는 반도체 소자의 게이트 형성 방법.
  2. 제 1항에 있어서,
    상기 유전체막은 Al2O3 로 형성하는 반도체 소자의 게이트 형성 방법.
  3. 제 1항에 있어서,
    상기 텅스텐실리사이드막 또는 상기 폴리실리콘막의 식각공정은 HBr 및 O2 혹은 HBr, Cl2 및 O2 혼합가스를 이용하여 실시하는 반도체 소자의 게이트 형성 방법.
  4. 제 1항에 있어서,
    상기 폴리실리콘막을 식각하여 노출된 상기 유전체막은 BCl3, Cl2 및 Ar 혼합가스를 이용하여 식각하는 반도체 소자의 게이트 형성 방법.
  5. 제 1항에 있어서,
    상기 산화막은 열산화 공정을 실시하여 70 내지 100 Å 의 두께로 형성하는 반도체 소자의 게이트 형성 방법.
  6. 제 1항에 있어서,
    상기 습식 식각 공정은 인산(H3PO4)을 사용하여 실시하는 반도체 소자의 게이트 형성 방법.
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