KR100825130B1 - 금속 에칭 공정 동안 플라즈마 에칭 챔버내에서 파티클을감소시키는 방법 - Google Patents

금속 에칭 공정 동안 플라즈마 에칭 챔버내에서 파티클을감소시키는 방법 Download PDF

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Abstract

FeRAM 셀과 같은 고밀도 메모리 셀에 있어서, 저장 커패시터의 전극을 형성하는 이리듐 및 이리듐 화합물 에칭 공정 동안에 오염원이 발생한다. 이러한 오염원은 다량의 Ir 파티클을 포함한다. 이리듐 및 이리듐 화합물 파티클이 후속의 에칭 공정에 불리한 영향을 미치는 것을 방지하기 위해서, 플라즈마 에칭 챔버는 BCl3, HBr, CF4, Ar으로부터 선택된 적어도 2가지의 기체를 포함하는 시즈닝 혼합 기체를 챔버내로 주입함으로써 시즈닝 처리된다. 이러한 공정은 백금과 같은 다른 귀금속을 포함하는 에칭 공정들에도 적용 가능하다.
Figure R1020010040309
FeRAM, 플라즈마 에칭, 이리듐 파티클, DPS 챔버, 시즈닝

Description

금속 에칭 공정 동안 플라즈마 에칭 챔버내에서 파티클을 감소시키는 방법 {METHOD OF REDUCING PARTICULATES IN A PLASMA ETCH CHAMBER DURING A METAL ETCHING PROCESS}
도 1은 본 발명에 따른 플라즈마 에칭 및 시즈닝이 일어나는 DPS 챔버를 개략적으로 도시한 도면.
도 2는 차세대 저장 커패시터의 단면을 간단히 도시한 도면.
도 3a-3j는 저장 커패시터를 형성하는 과정을 단계별로 도시한 도면.
도 4는 스캐닝 전자 현미경(SEM: Scanning Electron Microscope)을 사용하여 전형적인 이리듐 파티클을 촬영한 사진을 나타내는 도면.
도 5는 에칭 챔버에서 처리된 웨이퍼상의 파티클 성분을 EDS(Energy Dispersion Spectroscopy)를 사용하여 분석한 그래프를 나타내는 도면.
도 6은 본 발명에 따라 에칭 챔버의 세정 및 시즈닝이 진행됨에 따라 이리듐 파티클의 갯수 변화를 나타내는 그래프.
본 발명은 반도체 공정 환경 하에서 불순물의 농도를 감소시키기 위한 방법에 관한 것으로, 보다 자세하게는 플라즈마 에칭 챔버내에서 이리듐 파티클 또는 백금과 같은 다른 귀금속(noble metal)의 파티클들이 이리듐/이리듐화합물 (iridium/iridum compound) 에칭 공정에 불리한 영향을 미치는 것을 방지하기 위한 방법에 관한 것이다.
기가비트(giga bit) 레벨 또는 그 이상의 고밀도 메모리 셀의 차세대 제품으로 FeRAM(Ferroelectric Random Access Memory)이 주목을 받고 있다. FeRAM 셀의 저장 커패시터는 종래의 커패시터보다 크기가 훨씬 작은 설계 요건을 만족시키기 위하여 전극 및 유전체의 재료로서 새로운 물질들을 필요로 한다. 일명 K 유전체라고도 불리는 PZT(lead zirconium titanate)가 고밀도 저장 커패시터의 새로운 유전체 물질로서 우수한 특성을 가지는 것으로 알려져 있다. 알루미늄 및 알루미늄 화합물 등과 같이 널리 쓰이는 금속들로 된 전극들 사이에 PZT층을 끼워서 저장 커패시터가 형성될 때, 종래의 저장 커패시터보다 훨씬 더 긴 데이터 기억 시간(retention time)이 가능하다. 그러나, 데이터 기억 특성이 급격히 저하되는 단점, 즉 기억 시간이 점차 감소된다는 단점이 있다. 그 결과 커패시터에 데이터를 기억시키기 위해서 자주 데이터 리프레쉬(data refresh)를 행해야 한다. 따라서, 종래의 전극 금속은 PZT와 함께 사용될 때 차세대 고밀도 메모리셀의 저장 커패시터 제조에 부적합한 것으로 판명이 되었다.
고밀도 메모리 셀의 저장 커패시터에 필요한 2가지 기본적 요구조건은 다음과 같다. 첫째, 보다 긴 기억 시간이 요구되고, 둘째, 메모리 셀의 수명 동안에 전하 특성이 급격히 저하됨이 없이 데이터 리프레쉬 동작이 상당히 큰 횟수로 반복 될 수 있어야 한다. 예를 들어, 비휘발성 메모리(NVM: Non-Volatile Memory) 제품에 있어 요구되는 데이터 기억 시간은 10년 이상이고, DRAM 제품에 있어 필요한 데이터 리프레쉬 동작 횟수는 저장 커패시터 수명 동안에 100만번 이상이다.
최근 들어서 이리듐 및 이리듐화합물이 저장 커패시터의 새로운 재료로서 시험되어 왔다. 이러한 재료는 몇 가지 장점들로서, (1) 전극 형성을 위하여 기존의 화학적 기상 증착법(CVD: Chemical Vapor Deposition)을 사용하고, (2) 드라이 에칭될 수 있고, (3) 새로운 유전체 물질인 PZT에 대한 접착(adhesion) 특성이 우수하고(예를 들어, 화학적 및 물리적으로 안정된 접속을 나타냄), (4) 상호 접속에 필요한 다른 금속과의 결합 특성이 우수하고(예를 들어, 전기적 접속이 우수함), (5) 다른 소자 및 장치들과 함께 동작할 때, 고온에서도 안정되고 신뢰성 있게 동작할 수 있다.
이리듐 및 이리듐화합물로 된 전극과, PZT로 된 유전체를 가진 커패시터는 데이터 기억 시간 및 허용가능한 리프레쉬 동작 횟수면에서 우수한 특성을 보였다. 그 결과 PZT, 이리듐, 이리듐화합물로 형성되는 커패시터는 차세대 커패시터의 적합한 대안임이 입증되어 왔다.
저장 커패시터가 상기와 같은 구조를 가질 때 발생할 수 있는 문제점 중의 하나가, 에칭 공정 중에 이리듐 및 백금 파티클과 같은 오염 파티클들(contaminant particulates)이 다수 발생하여 플라즈마 에칭 챔버내에 그대로 잔존한다는 것이다. 에칭 챔버에서 처리된 웨이퍼상의 파티클 성분을 EDS(Energy Dispersion Spectroscopy)를 사용하여 분석한 결과, 도 5에 도시한 바와 같이 오염 파티클 중 에서도 이리듐 파티클이 대다수를 차지하는 것으로 나타났다. 이러한 이리듐 파티클은 퍼지 공정(purge operation) 후에도 잔존하여 후속의 웨이퍼 공정에 심각한 악영향을 미치게 된다. MWBC(Mean Wafers Between Cleans)를 써서 측정한 챔버 세척 공정간의 평균 시간이 상당히 감소하게 되므로, 그러한 오염원의 존재는 이리듐 및 이리듐화합물을 이용한 전극 형성 공정을 경제성이 없는 비실용적인 것으로 만들어 버린다. 때로는 MWBC가 10 웨이퍼 이하일 경우도 발생한다. 에칭 챔버내에서 에칭 공정당 하나의 웨이퍼로 부하를 가정할 때, 경제성 있을 정도의 웨이퍼수는 클리닝(cleaning) 작업 사이에 약 400 내지 500개 정도이고, 대량 생산을 위한 산업용의 목표치로서는 1000개 정도가 되어야 한다.
미국 특허 제6,020,035호는 오염원(contaminant)을 포함하는 기판 공정 챔버내에서 시즈닝층(seasoning layer)을 증착하는 시즈닝 방법에 관한 것으로, 오염원으로서 주로 불소(fluorine)가 챔버의 벽면 또는 절연 영역(insulation layer)내로 흡수될 수 있는 것으로 개시하고 있다. 그러나, 이와 같이 오염원, 특히 챔버 벽면으로부터의 이리듐 배출을 차단하는 기존의 시즈닝 방법은, 퍼지 가스(purge gas)로 클리닝 작업이 이루어진 후에도 챔버내를 떠다니는 이리듐 및 이리듐화합물을 주로 포함하는 오염원을 감소시키는 데는 효과적이지 않음이 밝혀졌다.
따라서, 본 발명이 속하는 기술분야에서는 퍼지 가스로 클리닝 작업이 이루어진 후에도 챔버내 잔존하는 이리듐 및 이리듐화합물 파티클들을 제어할 수 있는 방법이 필요하게 되었다.
본 발명의 목적은 금속 에칭 공정 중에 발생하는 이리듐 또는 백금과 같은 다른 귀금속의 파티클들이 플라즈마 에칭 챔버내에서 후속의 금속 에칭 공정에 불리한 영향을 미치는 것을 방지할 수 있는 방법을 제공하는 것이다.
본 발명의 일면에 따르면, 상기 방법은 플라즈마 에칭 챔버내로 BCl3, HBr, CF4, Ar으로 이루어진 군(group)으로부터 선택된 적어도 2가지 기체들을 포함하는 시즈닝 혼합 기체를 주입하여, 플라즈마 에칭 챔버내에서 플라즈마를 발생시켜 소정의 시간 동안 지속시키는 단계를 포함한다.
시즈닝 혼합 기체는 필요할 때마다 반복해서 플라즈마 에칭 챔버로 주입된다. 플라즈마 에칭 챔버내의 이리듐 파티클은 시즈닝 후에 크게 감소하게 되어, 그 결과로서 MWBC는 400 내지 500 정도로 높아지게 된다. 그러한 MWBC의 획기적 증가는 수율의 향상 뿐만 아니라 공정 비용의 절감으로 해석될 수 있다.
Ⅰ. 플라즈마 에칭 챔버의 예시
본 발명의 기본 원리는 분리 플라즈마 소스(DPS: Decoupled Plasma Source) 금속 챔버라고 불리는 플라즈마 금속 에칭 챔버를 사용하여 시도되고, 테스트되었다. 도 1은 본 발명에 따른 플라즈마 에칭 및 시즈닝이 수행되는 DPS 챔버를 예시한 것이다. 도 1에 도시되어 있는 바와 같이, 챔버(100)는 크게 상위 챔버(upper chamber)(110)와 하위 챔버(lower chamber)(112)의 2가지 영역으로 구성되어 있다. 웨이퍼 공정은 하위 챔버(112)와 분리되어 있는 상위 챔버(110)내에서 이루어진다. 상위 챔버(110)는 다른 형태의 에칭 챔버들보다 작기 때문에, 공정 기체를 포함하는 영역도 더 작게 된다. 이것으로부터, 배출 소요 시간(pumpdown time)도 역시 감소하게 된다.
상위 챔버(110)는 4개의 기체 주입 노즐(gas injection nozzle)(118)(1개만 도시되어 있음), 종단 창(endpoint window)(도시되지 않음), 마노미터 포트 (manometer port)(도시되지 않음)를 포함한다. 기체 주입 노즐(118)은 상위 챔버(110)의 각 코너에 위치하고 있다. 공정 기체들은 V-블록 밸브(도시되지 않음)를 통하여 기체 패널(도시되지 않음)로부터 상위 챔버(110)의 바닥까지 주입된다. V-블록 밸브 다음으로, 가스 라인(gas line)(도시되지 않음)이 챔버(110)의 각 면으로 분기하여 각 기체 주입 노즐로 다시 분기하게 된다. 네 개의 라인들(도시되지 않음)의 각각은 하위 챔버를 통하여 상위 챔버(110)의 기체 주입 노즐(118)로 통하게 된다. 웨이퍼 공정 동안, 기체는 기체 주입 노즐(118)을 통하여 DPS 에칭 챔버(110)로 주입된다.
상위 챔버(110)는 펌프 채널(122) 및 그 종단에 위치한 절기판 밸브 (throttle valve)(120)를 포함한다. 절기판 밸브(120)는 기체가 에칭 챔버(110)내로 흘러 들어오는 동안 펌프 구멍을 조임으로써 챔버 압력을 조절하게 된다. 바람직하게는, 절기판 밸브(120)가 플런저 형태(plunger type)로 이루어져 스테핑 모터(도시되지 않음)로 구동될 수 있다.
돔(dome)(104)은 공정이 이루어지는 동안 상위 챔버를 밀봉한다. 돔 상부를 둘러싼 RF 코일이 이하에서 설명될 RF 발생기로부터 발생되는 RF 에너지에 의하여 여기된다. 돔(104)은 RF 누설을 방지하고, 자외선 방사로부터 사용자를 보호한다. 돔(104)은 챔버의 활성 정도에 따라 가열되거나 냉각된다.
돔(104)은 증착된 에칭 부산물(by-product)의 갈라짐(flaking)을 방지하기 위하여 공정 조건에 상관 없이 일정한 온도로 유지될 필요가 있다. 이러한 이유로, 램프(도시되지 않음)가 돔 하우징(dome housing)(102)의 중간 영역에 위치하여, 챔버가 아이들 모드(idle mode)에 있을 때 돔 온도를 유지시키기 위하여 사용된다. 챔버가 아이들 모드에 있을 때, 램프 전력은 돔 온도가 챔버 벽면 온도 또는 그 이하로 떨어지지 않도록 한다. 공정이 진행되는 동안, 플라즈마가 돔(104)을 가열함에 따라 램프 전력의 출력은 감소한다.
하위 챔버(112)가 공정 환경으로부터 밀봉된 상태로 있는 동안, 하위 챔버(112)내에서 캐소우드(cathode)(124)는 웨이퍼(126)를 상위 챔버(110)로 이동시키기 위하여 위치한다. 하위 챔버(112)의 주요 기능은 웨이퍼(126)를 로봇 블레이드(robot blade)(도시되지 않음)와, 상대적으로 청결한 환경내에 있는 캐소우드(124)간에 운반하는 것이다. 이중 챔버 설계는 상위 챔버(110)가 청결한 챔버로 새로이 교체될 수 있도록 하기 때문에, 챔버 클리닝 시간을 크게 감소시킨다. 상위 챔버(110)가 제거되므로, 유지보수를 위하여 하위 챔버 부속품에 접근할 수 있다. 챔버 유지보수가 행해지기 이전에, 양 챔버들은 대기압하에 놓여져야만 한다. 챔버(100)는 메인프레임(도시되지 않음)의 버퍼 챔버에 부착된다.
이온 플럭스(ion flux) 및 이온 가속 에너지(ion acceleration energy)를 독립적으로 제어하기 위해서, 바이어스(bias) RF 발생기(130) 및 소스(source) RF 발 생기(132)의 2개의 RF 전력 발생기가 제공된다. 바이어스 RF 발생기(130)는 캐소우드(124)를 바이어싱하기 위하여 캐소우드(124)와 결합된다. 소스 RF 발생기(132)는 돔(104)의 외부 표면을 둘러싼 RF 코일과 결합하여, 플라즈마를 증가시켜 에칭속도를 증가시키기 위하여 사용된다. 소스 RF 발생기(132)는 공정 기체들을 여기시켜 더많은 리액티브 이온들을 생성하여, 고밀도 플라즈마가 생성되도록 한다. 이것은 전자와 기체 분자들간의 보다 많은 충돌을 초래하여, 이온화 및 리액티브 이온을 증가시킨다. 이러한 챔버 설계에 따르면, 이온 플럭스 및 이온 가속 에너지는 독립적으로 제어될 수 있다. 챔버(100)는 웨이퍼(126)로의 이온 플럭스와 이온 가속 에너지를 분리시킨다. 이것은, 인덕티브 소스(inductive source)(132)를 통하여 플라스마를 발생시킴으로써 달성될 수 있다. 이러한 새로운 챔버 설계는 완전히 독립된 이온 농도 제어를 제공하여, 확장된 공정 윈도우를 생성한다. 바이어스 RF 발생기(130)가 이온 가속 에너지를 결정하는 반면에, 소스 RF 발생기(132)는 이온 플럭스를 결정한다.
DPS 에칭 챔버 설계는 높은 순도의 질소(N2)가 상위 챔버(110) 및 하위 챔버(112)로 유입될 수 있도록 한다. 공정 처리가 완료될 때, 상위 챔버의 질소 퍼지 작업이 자동적으로 시작된다. 이러한 퍼지 작업은 파티클의 생성을 최소화한다. 캐소우드(124)가 아래에 위치하는 동안, 하위 챔버내의 N2 퍼지가 계속된다. 상위 챔버 웨이퍼 공정이 완료되고 캐소우드(124)가 웨이퍼(126)와 함께 아래로 움직이기 시작한 후에, 공정 기체들이 하위 챔버(112)로 이동하는 것을 방지하기 위 하여 하위 챔버 N2 퍼지가 하위 챔버(112)로부터 상위 챔버(110)로 유입된다.
도 1에 도시된 DPS 에칭 챔버(100)의 동작은 고밀도 플라즈마(HDP: High Density Plasma) 화학 기상 증착 시스템에 관한 미국 특허 제6,121,161에 개시된 바와 유사하다.
Ⅱ. PZT, 이리듐(Ir), 산화이리듐(IrO2)을 사용한 저장 커패시터의 형성
도 2는 차세대 저장 커패시터의 단면을 간단히 도시하고 있다. 도시한 바와 같이, 이리듐(Ir)(230), 산화이리듐(IrO2)(232), 백금(Pt)(234), PZT(222), 산화이리듐(IrO2)(236), 이리듐(Ir)(238)의 층들이 저장 커패시터(200)의 하위 전극(224), PZT 유전체, 상위 전극(220)을 형성하기 위하여 기판(210)상에 순서대로 얇게 적층되어 있다. 금속 및 유전체의 이러한 계층들은 상기한 순서대로 금속 및 유전체를 기판(210)상에 블랭킷 증착(blanket deposition)함으로써 형성된다. 하위 전극(224)으로서, Ir(230)층, IrO2(232)층, Pt(234)층은 각각 1500Å, 500Å, 1500 Å 정도의 두께를 가진다. PZT 유전체(222)의 두께는 약 2000Å이다. 상위 계층으로서, IrO2(236)층 및 Ir(238)층은 각각 300Å, 1200Å 정도의 두께를 가진다.
도 3a-3j는 도 2에 도시한 저장 커패시터를 형성하는 공정을 단계별로 예시한 것이다. 형성 공정은 도 3a에 도시한 바와 같이, 한 세트의 금속 및 유전체층들(Ir/IrO2/PZT/Pt/IrO2/Ir)을 형성함으로써 시작된다. 도 3c에 도시한 바와 같이, 약 3,000Å 두께의 패턴처리된 TiN 하드 마스크(hard mask)(310)(도 3b에 도시)가 첫번째의 두 금속층들인 Ir, IrO2를 에칭하기 위하여 최상위층인 Ir층 위에 놓여진다. 이어서, 도 3d에 도시한 대로 TiN 하드 마스크(310)가 제거되면서, Ir, IrO2 층들로 구성된 상위 전극(220)을 형성한다. PZT 유전체를 에칭하기 위하여, 상위 전극(220)의 상부 및 측면이 패턴 처리된 포토 레지스트 마스크(320)로 덮힌다 (도 3e). 다음 단계로서, 도 3f에 도시한 바와 같이 PZT 유전체가 에칭된다. 도 3f는 포토 레지스터가 여전히 남아 있는 것으로 도시한다. 도 3f에 도시된 포토 레지스트 마스크 재료는 도 3g와 같이 에칭함으로써 제거된다.
최종 단계로서, 상위 전극(220) 및 PZT 유전체층(222)의 상부 및 측면이 또다른 패턴 TiN 하드 마스크(330)로 덮힌다 (도 3h). 다음으로, 도 3i에 도시한 바와 같이, 하위 금속층(Pt/IrO2/Ir)에 대한 금속 에칭 공정이 수행되면서, 하위 3개의 금속층(Pt/IrO2/Ir)으로 이루어진 하위 전극(224)이 형성된다. 마지막으로, 에칭에 의하여 TiN 하드 마스크(330)가 제거되어, 2개의 저장 커패시터가 형성된다 (도 3j). 상위 Ir층의 폭은 약 0.7 μm이고, 하위 Ir층의 폭은 대개 1.2 μm 내지 1.3 μm가 된다. 에칭된 윗면으로부터 바닥면에 이르는 표면각은 약 70도이다. 전체 에칭 공정의 소요 시간은 약 120초 정도가 된다.
Ⅲ. 혼합 기체를 이용한 플라즈마 에칭 챔버의 시즈닝
도 3c, 3d, 3i, 3j에 도시한 금속 에칭 공정은 DPS 에칭 챔버(100)의 상위 챔버(110)내에서 이루어진다. 이러한 금속 에칭 공정 동안, 다량의 Ir,IrO2,Pt 파티클들이 발생하고, 이러한 파티클들의 대부분은 퍼지 싸이클(purge cycle)동안 제거된다. 그러나, 상당한 양의 Ir 및 Ir 화합물 파티클이 여전히 상부 에칭 챔버(110)에 잔존하게 되어, 다음의 웨이퍼 공정에 불리한 영향을 미치게 된다.
도 4는 스캐닝 전자 현미경(SEM: Scanning Electron Microscope)을 사용하여 전형적인 이리듐 파티클을 촬영한 사진을 보여준다. 도 5는 에칭 챔버에서 처리된 웨이퍼상의 파티클 성분을 EDS(Energy Dispersion Spectroscopy)를 사용하여 분석한 그래프를 나타낸다. 최소 특성 크기(minimum feature size)의 3/4보다 작은 크기의 파티클 크기는 무해(harmless)한 것으로 간주된다. 상위 챔버(110)내의 파티클 수를 계산하기 위하여, 파티클 수를 미리 알고 있는 모니터 웨이퍼를 상위 챔버(110)내에 배치하여, 약 60초동안만 상위 챔버내에 두고 그 시간 이후에는 바로 제거한다. 상위 챔버로부터 수집된 웨이퍼 상의 파티클의 갯수를 파티클 감지기를 써서 계산한다. 추가된 파티클의 갯수가 20을 초과할 때, 에칭 챔버는 후속의 웨이퍼 공정에 사용가능하지 않은 것으로 간주된다.
많은 파티클을 가진 에칭 챔버는 파티클을 제거하기 위해서 습식 세척(wet cleaning)을 하여야 하므로, 챔버를 개봉하여야 한다. 만약 챔버가 자주 개봉된다면, MWBC는 급격히 감소하게 된다. 경제성이 있는 것으로 받아들여질 수 있는 MWBC가 400 내지 500개인 반면에, 본 발명에 따른 시즈닝 방법을 사용하지 않은 경우 MWBC는 10 이하가 된다. 본 발명에 따르면, Ir층을 가진 더미 웨이퍼(dummy wafer)가 상위 챔버내에 배치되고, 후속의 웨이퍼 공정을 위해 에칭 챔버가 준비되는 동안에 BCl3, HBr, CF4 , Ar의 혼합 기체가 기체 주입 노즐(118)을 통하여 상위 챔버(110)내로 주입된다. 네 가지 기체들, BCl3, HBr, CF4 , Ar은 별도의 저장소(154)에 저장되어, 기체 혼합 블록(150)으로 공급되어 기체 주입 노즐(118)을 통하여 상위 챔버(110)내로 주입된다.
전술한 특정 실시예에서는 네 가지 기체들을 사용하였지만, 본 발명의 목적은 2가지 또는 그 이상의 기체들을 사용하여 달성될 수 있다. 예를 들어, BCl3 및 CF4의 혼합 기체가 사용될 수 있다.
시즈닝 기체 혼합에 필요한 공정 변수들, 예를 들어 기체 유속(flow rate), 챔버 압력, 에칭 챔버 온도, 웨이퍼 캐리어(캐소우드) 온도, 인가 RF 전압 레벨 등은 최적의 시즈닝을 달성하기 위해서 선택될 수 있다. 예를 들어, BCl3, HBr, CF4, Ar 기체로 구성된 시즈닝 기체들은 4가지 유속계(flow rate meter)(152)에 의하여 각각 30, 30, 30, 40 sccm의 유속으로 기체 혼합 블록(150)으로 전달된다. 시즈닝 혼합 기체는 각기 다른 유속으로 주입되어, 파티클 제어 효율을 다르게 가져올 수 있다. 본 발명이 속하는 기술 분야의 당업자는 주어진 공정 환경하에서 최적의 유속을 경험적으로 찾아낼 수 있다.
압력은 5-10 mTorr의 범위내로 설정되는 것이 바람직하고, 약 8 mTorr의 압력하에서 만족스러운 결과를 얻을 수 있다. 시즈닝 혼합 기체의 주입이 완료되면, 에칭 챔버(110)내에서 플라즈마 방전을 형성하기 위하여 바이어스 RF 발생기(130)로부터 바이어스 전력과, 소스 RF 발생기(132)로부터 소스 전력이 약 30-120 초(바람직하게는 45초) 동안 각각 인가된다.
바람직하게는, 시즈닝 동안에 인가되는 바이어스 전력 및 소스 전력은 각각 150-250 와트 및 1000-1400 와트의 범위가 된다. 바이어스 전력이 200 와트이고, 소스 전력이 1400 와트일 때, 만족스러운 결과를 얻을 수 있다. 시즈닝 동안, 캐소우드(124)는 45℃로 유지되고, 챔버 벽 및 돔은 80℃로 유지된다. 더미 웨이퍼는 웨이퍼를 지지하고 있는 이척(e-chuck)과 웨이퍼 사이에 4 Torr의 압력을 가진 헬륨(He) 기체를 흐르게 함으로써 냉각된다.
BCl3/HBr/CF4/Ar의 혼합 기체를 사용하여 DPS 금속 챔버를 시험하고 시즈닝하는 예시적인 절차는 다음과 같다.
(1) KLA/Tencor 감시 장비를 사용하여 모니터 실리콘 웨이퍼상의 파티클을 측정한다. 모니터 웨이퍼는 측정을 위하여 약 60초간 에칭 챔버내에 놓이게 된다.
(2) 측정된 파티클 갯수가 웨이퍼당 20개 이상인 경우, Ir층을 가진 더미 웨이퍼를 금속 챔버에 배치하고, BCl3/HBr/CF4/Ar의 혼합 기체를 사용하여 금속 챔버를 시즈닝하고, 에칭 금속 챔버내에 플라즈마를 발생시키고 금속 챔버내에 남아 있는 혼합 기체를 퍼지한다.
도 6은, 본 발명에 따라 에칭 챔버에 대한 클리닝 및 시즈닝을 수행한 결과 로서 나타나는 Ir 파티클의 변화를 그래프로 도시한 것이다. 첫번째의 에칭 챔버 클리닝은 시점(610)(하얀색 화살표로 표시)에서 이루어지며, 상부 챔버(110)의 내부 표면은 벽면에 붙어 있는 Ir 파티클을 제거하기 위하여 젖은 천으로 닦여졌다. 상부 챔버(110) 및 돔(104)의 내부 표면의 파티클이 철저히 닦아내었음에도 불구하고, 후속 에칭 공정 후의 더미 웨이퍼상의 Ir 파티클 수는 BCl3/HBr/CF4/Ar 기체 시즈닝이 없는 경우 상당히 많았다. 시점(630)에서, BCl3/HBr/CF4/Ar 혼합 기체를 사용하여 시즈닝이 이루어졌다. 시즈닝 처리된 챔버내에서 연이어 에칭된 웨이퍼는 10개 이하의 파티클을 가지고 있었다.
그러나, 더 많은 웨이퍼들이 처리됨에 따라, 파티클 갯수는 상한(upper limit)인 20개를 넘어 26개에 이르렀다. 몇 개의 웨이퍼들이 더 처리되었는데, 파티클 수가 43개까지 나왔다. 이 시점에서, 새로운 시즈닝이 수행되었다. 다시, 파티클 갯수는 20 이하로 감소되었다. 일련번호 650, 660, 670, 680 시점들에서 더 많은 시즈닝 작업들이 수행되었다. 이러한 일련의 시즈닝 작업들 이후에, 웨이퍼는 단지 수 개의 파티클만을 가지게 되었다. 시즈닝을 하지 않았을 때의 영향을 알아보기 위하여, 비록 파티클의 갯수가 상한인 20개보다 훨씬 적음에도 불구하고 상위 챔버(110)의 내부 표면에 대하여 시점(620)에서 정규의 클리닝(regular cleaning)을 수행하였다. 그 결과 예상대로 많은 파티클이 발생하였다. 이러한 의도적인 클리닝 직후에, 또다른 시즈닝이 시점(690)에서 행해졌다. 파티클의 갯수는 상한인 20 이하인 15개로 급격히 떨어졌다.
이러한 실험 결과는 BCl3/HBr/CF4/Ar의 혼합 기체를 사용한 시즈닝이 파티클의 갯수를 상당히 감소시킴을 보여준다. 필요할 때마다 시즈닝 작업이 수행될 때, DPS 챔버내에서 에칭된 웨이퍼의 파티클 갯수는 상한인 20 이하로 안정되게 유지될 수 있다.
Ir층들을 가진 웨이퍼의 에칭 동안 생성된 오염원은 Ir 파티클이 다수를 차지한다. 귀금속으로서 Ir은 다른 화합물과 쉽게 반응하지 않는다. 에칭 공정 도중에 발생되는 Ir 파티클은 후속의 퍼지 공정 또는 화학적인 수단에 의하여 쉽게 제거되지 않는다. 그러나, 지금까지 기술한 바와 같이, BCl3/HBr/CF4/Ar의 혼합기체를 이용한 시즈닝 방법이 Ir 파티클의 갯수를 감소시키는데 매우 효과적이라는 것이 입증되었다.
BCl3 및 HBr은 액화 상태로부터 기화된 기체들이다. 이러한 기체들은 플라즈마 상태의 폴리머(polymer) 입자 및 부산물(by-product)을 다량 만들어낸다. 기화된 BCl3 및 HBr 기체들은 "젖은"(wet) 또는 "습한"(damp) 기체 단계에 있으며, 그러한 폴리머 및 부산물은 플라즈마 에칭 챔버의 세라믹 돔 및 벽면에 대하여 우수한 접착성을 나타내게 된다. 따라서, 이러한 기체들은 Ir 파티클들이 DPS 에칭 챔버의 상위 에칭 챔버 내부 표면에 접착하도록 한다. 폴리머 및 부산물은 서로 반응하여 다수의 Ir 파티클을 흡수하고, 그 결과 Ir 파티클은 시즈닝 기체와 함께 챔버 밖으로 손쉽게 배출되는 것으로 이해된다. 또한, 상위 챔버에 잔존하는 Ir 파티클은 세라믹 돔뿐만 아니라 상위 챔버의 내부 표면에도 접착되는 것으로 이해된다. 그 결과, 시즈닝 기체는 바람직하지 못하고 무익한 파티클을 매우 효과적으로 감소시킨다. 그러나, 시즈닝 기체의 정확한 작용 메커니즘은 알려져 있지 않다.
본 발명에 따르면, 이러한 실시예를 통하여 FeRAM 응용 분야에서 차세대 저장 커패시터의 전극을 형성하는 공정 동안에 발생하는 Ir 및 Ir 화합물 파티클을 현저히 감소시키는 새로운 방법이 제안된다. 그러나, 본 발명이 속하는 기술분야의 당업자는 본 발명이 Ir 및 Ir 화합물 파티클을 제어하는데 한정되지 않고, 백금파티클과 같은 다른 귀금속의 제어에도 적용될 수 있음을 쉽게 알 수 있다.
FeRAM 기술은 비휘발성, 오랜 데이터 기억 시간, 빠른 액세스 속도, 저장 커패시터내의 데이터를 여러 번 리프레쉬할 수 있는 능력면에서의 높은 내구성 및 반복성, 현재의 DRAM에 비교하여 작은 셀 크기, α- 입자 및 우주선에 대한 강한 저항성 등과 같은 고유의 유익한 특성들로 인하여 많은 관심을 모으고 있다. 현재의 메모리들 중 그 어느 것도 FeRAM의 장점 모두를 가지고 있지 아니하다. FeRAM이 기존의 다른 메모리들에 비하여 여러가지 우수한 특성들을 지니고 있음에도 불구하고, 이러한 특성들의 완전한 이용, 개발 및 구현은 아직 이루어지지 못하고 있다.
본 발명의 특정 실시예가 예시되고 기술되었지만, 그러한 실시예가 본 발명의 기술적 사상으로부터 벗어남이 없이 변형 및 수정이 가능하다는 점은 당업자에게 자명할 것이다. 따라서, 다음의 청구범위는 본 발명의 본질 및 범위내에서 본 발명의 변형 및 수정을 포함한다.

Claims (29)

  1. Ir 포함층을 에칭하는 공정 중에 플라즈마 에칭 챔버내에서 발생하는 Ir 파티클이 상기 플라즈마 에칭 챔버 내에서 수행되는 후속의 에칭 공정에 불리한 영향을 미치는 것을 방지하는 방법에 있어서,
    BCl3, HBr, CF4, Ar으로 이루어진 군(group)으로부터 선택된 적어도 2가지 기체들을 포함하는 시즈닝 혼합 기체를 상기 플라즈마 에칭 챔버내로 주입하는 단계; 및
    상기 플라즈마 에칭 챔버내에서 플라즈마를 발생시켜, 상기 플라즈마 에칭 챔버 내의 Ir 포함 파티클의 파티클 수를 상기 에칭 챔버 내에서 추가적인 구조들에 대한 후속의 에칭이 가능한 정도의 양으로 줄일 수 있는 시간 동안 유지하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 방법은 상기 시즈닝 혼합 기체를 주입하기 전에 적어도 하나의 Ir층을 가진 더미 웨이퍼(dummy wafer)를 상기 플라즈마 에칭 챔버 내의 노출된 표면상에 배치하는 단계를 더 포함하는 방법.
  3. 제1항에 있어서, 상기 플라즈마 에칭 챔버는 DPS (Decoupled Plasma Source) 에칭 챔버인 방법.
  4. 제3항에 있어서, 상기 플라즈마는 150-250와트 범위의 바이어스(bias) 전력 및 1000-1400 와트 범위의 소스(source) 전력을 상기 DPS 에칭 챔버에 인가함으로써 발생되고 유지되는 방법.
  5. 제4항에 있어서, 상기 바이어스 전력 및 상기 소스 전력은 30 내지 120 초의 시간 동안 인가되는 방법.
  6. 제1항에 있어서, 상기 시즈닝 기체는 BCl3, HBr, CF4 Ar의 혼합 기체(mixture)인 방법.
  7. 제6항에 있어서, 상기 시즈닝 혼합 기체는 상기 플라즈마 에칭 챔버내로 BCl3, HBr, CF4, Ar이 각각 30, 30, 30, 40 sccm의 유속(flow rate)으로 주입되는 방법.
  8. 제7항에 있어서, 상기 플라즈마 에칭 챔버내의 압력이 5-10 mTorr로 유지되는 방법.
  9. 제1항에 있어서, 상기 시즈닝 혼합 기체를 주입하는 상기 단계 이전에, 상기 플라즈마 에칭 챔버를 퍼지 가스(purge gas)로 클리닝(cleaning)하는 단계를 더 포함하는 방법.
  10. 제1항에 있어서, 플라즈마를 발생시켜 유지하는 상기 단계 이후에, 남아 있는 시즈닝 혼합 기체를 상기 플라즈마 에칭 챔버로부터 퍼지(purge)하는 단계를 더 포함하는 방법.
  11. 플라즈마 에칭 챔버내에서 저장 커패시터를 형성하는 방법에 있어서,
    BCl3, HBr, CF4, Ar으로 이루어진 군으로부터 선택된 적어도 2가지 기체들을 포함하는 시즈닝 혼합 기체를 상기 플라즈마 에칭 챔버내로 주입하는 단계;
    상기 플라즈마 에칭 챔버내에서 플라즈마를 발생시켜, 상기 플라즈마 에칭 챔버 내의 Ir 포함 파티클의 파티클 수를 상기 에칭 챔버 내에서 추가적인 구조들에 대한 후속의 에칭이 가능한 정도의 양으로 줄일 수 있는 시간 동안 유지하는 단계;
    남아 있는 시즈닝 혼합 기체를 상기 플라즈마 에칭 챔버로부터 퍼지하는 단계;
    적어도 하나의 Ir층을 가진 웨이퍼를 상기 플라즈마 에칭 챔버에 배치하는 단계; 및
    소정의 패턴으로 상기 적어도 하나의 Ir층을 플라즈마 에칭하는 단계
    를 포함하는 방법.
  12. 제11항에 있어서, 상기 시즈닝 혼합 기체를 주입하기 전에 적어도 하나의 Ir층을 가진 더미 웨이퍼를 상기 플라즈마 에칭 챔버 내의 외부 표면상에 배치하는 단계를 더 포함하는 방법
  13. 제11항에 있어서, 상기 플라즈마 에칭 챔버는 DPS 에칭 챔버인 방법.
  14. 제13항에 있어서, 상기 플라즈마는 150-250와트 범위의 바이어스 전력 및 1000-1400 와트 범위의 소스 전력을 상기 DPS 에칭 챔버에 인가함으로써 발생되고 유지되는 방법.
  15. 제14항에 있어서, 상기 바이어스 전력 및 상기 소스 전력은 30 내지 120 초의 시간 동안 인가되는 방법.
  16. 제11항에 있어서, 상기 시즈닝 기체는 BCl3, HBr, CF4 Ar의 혼합 기체인 방법.
  17. 제16항에 있어서, 상기 시즈닝 혼합 기체는 상기 플라즈마 에칭 챔버내로 BCl3, HBr, CF4, Ar이 각각 30, 30, 30, 40 sccm의 유속으로 주입되는 방법.
  18. 제17항에 있어서, 상기 플라즈마 에칭 챔버내의 압력이 5-10 mTorr로 유지되는 방법.
  19. 플라즈마 에칭 챔버내에서 저장 커패시터를 형성하는 방법에 있어서,
    적어도 하나의 Ir층을 가진 웨이퍼를 상기 플라즈마 에칭 챔버에 배치하는 단계;
    소정의 패턴으로 상기 적어도 하나의 Ir층을 플라즈마 에칭하는 단계;
    상기 플라즈마 에칭 챔버로부터 상기 웨이퍼를 제거하는 단계;
    상기 플라즈마 에칭 챔버를 퍼지 가스로 클리닝(cleaning)하는 단계;
    BCl3, HBr, CF4, Ar으로 이루어진 군으로부터 선택된 적어도 2가지 기체들을 포함하는 시즈닝 혼합 기체를 상기 플라즈마 에칭 챔버내로 주입하는 단계; 및
    상기 플라즈마 에칭 챔버내에서 플라즈마를 발생시켜, 상기 플라즈마 에칭 챔버 내의 Ir 포함 파티클의 파티클 수를 상기 에칭 챔버 내에서 추가적인 구조들에 대한 후속의 에칭이 가능한 정도의 양으로 줄일 수 있는 시간 동안 유지하는 단계
    를 포함하는 방법.
  20. 제19항에 있어서, 상기 시즈닝 혼합 기체를 주입하기 전에 적어도 하나의 Ir층을 가진 더미 웨이퍼를 상기 플라즈마 에칭 챔버 내의 외부 표면상에 배치하는 단계를 더 포함하는 방법
  21. 제19항에 있어서, 상기 플라즈마 에칭 챔버는 DPS 에칭 챔버인 방법.
  22. 제21항에 있어서, 상기 플라즈마는 상기 시즈닝 혼합 기체의 주입 이후에 150-250와트 범위의 바이어스 전력 및 1000-1400 와트 범위의 소스 전력을 상기 DPS 에칭 챔버에 인가함으로써 발생되고 유지되는 방법.
  23. 제22항에 있어서, 상기 바이어스 전력 및 상기 소스 전력은 30 내지 120 초의 시간 동안 인가되는 방법.
  24. 제19항에 있어서, 상기 시즈닝 기체는 BCl3, HBr, CF4 및 Ar의 혼합 기체인 방법.
  25. 제24항에 있어서, 상기 시즈닝 혼합 기체는 상기 플라즈마 에칭 챔버내로 BCl3, HBr, CF4, Ar이 각각 30, 30, 30, 40 sccm의 유속으로 주입되는 방법.
  26. 제25항에 있어서, 상기 플라즈마 에칭 챔버내의 압력이 5-10 mTorr로 유지되는 방법.
  27. 백금(Pt)층을 에칭하는 공정 중에 플라즈마 에칭 챔버내에서 발생하는 Pt 파티클이 후속의 에칭 공정에 불리한 영향을 미치는 것을 방지하는 방법에 있어서,
    BCl3, HBr, CF4으로 이루어진 군으로부터 선택된 적어도 2가지 기체들을 포함하는 시즈닝 혼합 기체를 상기 플라즈마 에칭 챔버내로 주입하는 단계; 및
    상기 플라즈마 에칭 챔버내에서 플라즈마를 발생시켜, 상기 플라즈마 에칭 챔버 내의 Pt 포함 파티클의 파티클 수를 상기 에칭 챔버 내에서 추가적인 구조들에 대한 후속의 에칭이 가능한 정도의 양으로 줄일 수 있는 시간 동안 유지하는 단계
    를 포함하는 방법.
  28. 제27항에 있어서, 상기 Pt 파티클은 Pt/IrO2/Ir 층들을 포함하는 전극을 에칭하는 동안 발생하는 방법.
  29. 제28항에 있어서, 상기 시즈닝 혼합 기체에 Ar이 추가되는 방법.
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Publication number Priority date Publication date Assignee Title
US7303995B2 (en) * 2001-10-18 2007-12-04 Macronix International Co., Ltd. Method for reducing dimensions between patterns on a photoresist
US6833575B2 (en) * 2002-08-29 2004-12-21 Micron Technology, Inc. Dopant barrier for doped glass in memory devices
US20040072442A1 (en) * 2002-10-15 2004-04-15 Francis Gabriel Celii Low-bias bottom electrode etch for patterning ferroelectric memory elements
US6762064B1 (en) * 2003-04-17 2004-07-13 Infineon Technologies Ag Process for fabrication of a ferrocapacitor
JP4483231B2 (ja) * 2003-08-27 2010-06-16 ソニー株式会社 磁気メモリ装置の製造方法
US7001781B2 (en) 2003-09-26 2006-02-21 Infineon Technologies Ag Method for producing a ferroelectric capacitor that includes etching with hardmasks
KR100593441B1 (ko) * 2004-02-02 2006-06-28 삼성전자주식회사 촉매층이 형성된 기판을 이용하는 반응챔버의 클리닝 방법
US7115508B2 (en) 2004-04-02 2006-10-03 Applied-Materials, Inc. Oxide-like seasoning for dielectric low k films
US20050230725A1 (en) * 2004-04-20 2005-10-20 Texas Instruments Incorporated Ferroelectric capacitor having an oxide electrode template and a method of manufacture therefor
EP1780779A3 (en) * 2005-10-28 2008-06-11 Interuniversitair Microelektronica Centrum ( Imec) A plasma for patterning advanced gate stacks
KR100707803B1 (ko) * 2005-10-28 2007-04-17 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자의 제조방법
KR100799022B1 (ko) * 2005-12-15 2008-01-28 주식회사 하이닉스반도체 반도체 소자의 게이트 형성 방법
KR101250356B1 (ko) * 2006-11-08 2013-04-05 주식회사 원익아이피에스 반도체 제조 장치
TWI453816B (zh) * 2007-05-31 2014-09-21 Ulvac Inc 電漿處理裝置之乾洗方法
US20120094499A1 (en) * 2010-10-15 2012-04-19 Siu Tang Ng Method of performing an in situ chamber clean
US8784676B2 (en) 2012-02-03 2014-07-22 Lam Research Corporation Waferless auto conditioning
US8785997B2 (en) 2012-05-16 2014-07-22 Infineon Technologies Ag Semiconductor device including a silicate glass structure and method of manufacturing a semiconductor device
CN103515176A (zh) * 2012-06-19 2014-01-15 北京北方微电子基地设备工艺研究中心有限责任公司 一种暖机方法及刻蚀方法
JP5740447B2 (ja) * 2013-10-10 2015-06-24 株式会社東芝 半導体装置の製造方法
TWI693405B (zh) 2015-03-24 2020-05-11 美商克萊譚克公司 用於具有改良之影像光束穩定性及詢問之帶電粒子顯微鏡之方法及系統
TWI569416B (zh) * 2015-11-26 2017-02-01 華邦電子股份有限公司 電阻式隨機存取記憶體及其製造方法
CN105810607B (zh) * 2016-04-21 2018-06-22 苏州能屋电子科技有限公司 通过原位刻蚀监控实现p型氮化物增强型hemt的方法及系统
US10858727B2 (en) 2016-08-19 2020-12-08 Applied Materials, Inc. High density, low stress amorphous carbon film, and process and equipment for its deposition
JP6951548B2 (ja) * 2017-08-01 2021-10-20 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated 金属酸化物の後処理の方法
US11145504B2 (en) * 2019-01-14 2021-10-12 Applied Materials, Inc. Method of forming film stacks with reduced defects
GB201919215D0 (en) 2019-12-23 2020-02-05 Spts Technologies Ltd Method and apparatus for plasma etching
GB201919220D0 (en) 2019-12-23 2020-02-05 Spts Technologies Ltd Method of plasma etching
WO2023167464A1 (ko) * 2022-03-04 2023-09-07 주식회사 테스 붕소 화합물을 이용한 기판 처리 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6254792B1 (en) * 1997-11-10 2001-07-03 Advanced Technology Materials, Inc. Isotropic dry cleaning process for noble metal integrated circuit structures
KR20010088057A (ko) * 2000-03-10 2001-09-26 윤종용 이리듐(Ir) 전극의 건식 식각방법

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6103055A (en) 1986-04-18 2000-08-15 Applied Materials, Inc. System for processing substrates
PL181643B1 (en) * 1994-11-04 2001-08-31 Bayer Ag Thermally insulating element
US5756400A (en) * 1995-12-08 1998-05-26 Applied Materials, Inc. Method and apparatus for cleaning by-products from plasma chamber surfaces
KR100378345B1 (ko) * 1996-04-17 2003-06-12 삼성전자주식회사 백금 박막의 건식 식각 방법
US5811356A (en) 1996-08-19 1998-09-22 Applied Materials, Inc. Reduction in mobile ion and metal contamination by varying season time and bias RF power during chamber cleaning
US5824375A (en) 1996-10-24 1998-10-20 Applied Materials, Inc. Decontamination of a plasma reactor using a plasma after a chamber clean
US6020035A (en) 1996-10-29 2000-02-01 Applied Materials, Inc. Film to tie up loose fluorine in the chamber after a clean process
TW460943B (en) 1997-06-11 2001-10-21 Applied Materials Inc Reduction of mobile ion and metal contamination in HDP-CVD chambers using chamber seasoning film depositions
TW416100B (en) 1997-07-02 2000-12-21 Applied Materials Inc Control of oxygen to silane ratio in a seasoning process to improve particle performance in an HDP-CVD system
US20010050267A1 (en) * 1997-08-26 2001-12-13 Hwang Jeng H. Method for allowing a stable power transmission into a plasma processing chamber
KR100252889B1 (ko) * 1997-11-14 2000-04-15 김영환 백금식각방법
US6143476A (en) * 1997-12-12 2000-11-07 Applied Materials Inc Method for high temperature etching of patterned layers using an organic mask stack
US6177351B1 (en) * 1997-12-24 2001-01-23 Texas Instruments Incorporated Method and structure for etching a thin film perovskite layer
US6265318B1 (en) * 1998-01-13 2001-07-24 Applied Materials, Inc. Iridium etchant methods for anisotropic profile
KR100269323B1 (ko) * 1998-01-16 2000-10-16 윤종용 반도체장치의백금막식각방법
US6287975B1 (en) * 1998-01-20 2001-09-11 Tegal Corporation Method for using a hard mask for critical dimension growth containment
KR100319879B1 (ko) * 1998-05-28 2002-08-24 삼성전자 주식회사 백금족금속막식각방법을이용한커패시터의하부전극형성방법
US6143078A (en) 1998-11-13 2000-11-07 Applied Materials, Inc. Gas distribution system for a CVD processing chamber
US6368517B1 (en) * 1999-02-17 2002-04-09 Applied Materials, Inc. Method for preventing corrosion of a dielectric material
US6261967B1 (en) * 2000-02-09 2001-07-17 Infineon Technologies North America Corp. Easy to remove hard mask layer for semiconductor device fabrication

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6254792B1 (en) * 1997-11-10 2001-07-03 Advanced Technology Materials, Inc. Isotropic dry cleaning process for noble metal integrated circuit structures
KR20010088057A (ko) * 2000-03-10 2001-09-26 윤종용 이리듐(Ir) 전극의 건식 식각방법

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Publication number Publication date
US6579796B2 (en) 2003-06-17
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