KR100319879B1 - 백금족금속막식각방법을이용한커패시터의하부전극형성방법 - Google Patents

백금족금속막식각방법을이용한커패시터의하부전극형성방법 Download PDF

Info

Publication number
KR100319879B1
KR100319879B1 KR1019980019477A KR19980019477A KR100319879B1 KR 100319879 B1 KR100319879 B1 KR 100319879B1 KR 1019980019477 A KR1019980019477 A KR 1019980019477A KR 19980019477 A KR19980019477 A KR 19980019477A KR 100319879 B1 KR100319879 B1 KR 100319879B1
Authority
KR
South Korea
Prior art keywords
hard mask
conductive layer
gas mixture
layer
volume
Prior art date
Application number
KR1019980019477A
Other languages
English (en)
Other versions
KR19990086483A (ko
Inventor
주병선
김현우
강창진
문주태
남병윤
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1019980019477A priority Critical patent/KR100319879B1/ko
Priority to TW087116248A priority patent/TW536560B/zh
Priority to JP32854598A priority patent/JP3701129B2/ja
Priority to US09/203,337 priority patent/US6169009B1/en
Publication of KR19990086483A publication Critical patent/KR19990086483A/ko
Application granted granted Critical
Publication of KR100319879B1 publication Critical patent/KR100319879B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F4/00—Processes for removing metallic material from surfaces, not provided for in group C23F1/00 or C23F3/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Organic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Metallurgy (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Ar, O2및 할로겐 가스의 혼합 가스를 이용하여 백금족 금속막을 식각하는 방법을 의하여 커패시터의 하부 전극을 형성하는 방법에 관하여 개시한다. 본 발명 에서는 반도체 기판의 활성 영역과 연결되는 도전성 플러그를 포함하는 상기 반도체 기판상에, TiN, TiSiN, TiAlN 또는 TaSiN으로 이루어지는 군에서 선택되는 어느 하나로 형성되는 배리어층을 형성한다. Pt, Ir, IrO2, Ru 및 RuO2로 이루어지는 군에서 선택되는 도전층을 상기 배리어층 위에 형성한다. Ti 또는 TiN을 포함하고 상기 도전층을 일부 노출시키는 하드 마스크를 상기 도전층 위에 형성한다. 상기 하드 마스크를 식각 마스크로 하고, Ar, O2, 및 Cl2를 함유하는 3원계 가스 혼합물을 사용하여 상기 노출된 도전층을 건식 식각하여 상기 배리어층을 부분적으로 노출시키고 상기 하드 마스크 아래에 도전층 패턴을 형성한다. O2및 불소를 함유하는 2원계 가스 혼합물을 사용하여 상기 하드 마스크 및 노출된 배리어층을 건식 식각하여 상기 하드 마스크를 제거한다. 상기 3원계 가스 혼합물은 상기 3원계 가스 혼합물의 부피를 기준으로 적어도 70 부피%의 O2, 3 ∼ 15 부피%의 Cl2및 3 ∼ 15 부피%의 Ar을 포함한다. 상기 2원계 가스 혼합물은 상기 2원계 가스 혼합물의 부피를 기준으로 적어도 60 ∼ 95 부피%의 O2를 포함한다.

Description

백금족 금속막 식각 방법을 이용한 커패시터의 하부 전극 형성 방 {Method of forming lower electrode of capacitor using dry etching of platinum group metal film}
본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로, 특히 백금족 금속막 식각 방법을 이용한 커패시터의 하부 전극 형성 방법에 관한 것이다.
DRAM(Dynamic Random Access Memory)의 집적도가 증가함에 따라, 제한된 셀 면적 내에서 커패시턴스를 증가시키기 위하여 커패시터의 유전막을 박막화하는 방법, 또는 커패시터 하부 전극의 구조를 입체화시키는 방법 등이 제안되고 있다.
그러나, 상기한 바와 같은 방법을 채용하더라도 기존 유전체로는 1기가 (Giga) DRAM 이상의 메모리 소자에서는 소자 작동에 필요한 커패시턴스 값을 얻기 어렵다. 따라서, 이와 같은 문제를 해결하기 위하여 커패시터의 유전막으로서 (Ba,Sr)TiO3(BST), PbZrTiO3(PZT), (Pb,La)(Zr,Ti)O3(PLZT) 등과 같은 고유전율을 갖는 박막으로 대체하는 연구가 활발히 진행중에 있다.
BST와 같은 고유전 물질을 DRAM에 적용하는 경우에는, 커패시터를 형성하기 위하여 먼저 도핑된 폴리실리콘과 같은 도전성 플러그를 사용하여 BC(Buried Contact)을 형성한 후 그 위에 하부 전극을 형성하고 유전 물질을 증착한다.
상기와 같은 고유전막을 사용하는 커패시터에서는 전극 형성 물질로서 백금족 금속 또는 그 산화물, 예를 들면 Pt, Ir, IrO2, Ru, RuO2등을 사용한다. 이와 같은 백금족 금속 또는 그 산화물로 이루어지는 도전층을 패터닝하기 위하여 종래에는 주로 스퍼터링 방법을 이용하였다. 그러나, 스퍼터링 방법에 의하여 상기한 바와 같은 도전층을 식각할 때 폴리머 잔류물(residue)이 형성되고, 그로 인해 전극의 측벽이 경사지므로, 미세 패턴을 형성하는 것이 어려웠다.
따라서, 전극 형성을 위하여 도전층을 식각할 때, 식각 마스크로 사용되는 물질이 산소 함량이 풍부한 플라즈마에 의하여 잘 식각되지 않는 성질을 이용하여,산소 함량이 풍부한 플라즈마에 의하여 상기와 같은 도전층의 식각을 행하였다.
한편, 커패시터의 하부 전극 즉 스토리지 노드에 있어서 그 상면에서 볼 때 장축 방향에서의 각 노드 사이의 스페이스의 폭과 단축 방향에서의 각 노드 사이의 스페이스의 폭과는 차이가 있다. 또한, 각 노드의 장축 방향의 길이와 단축 방향의 길이와의 차이가 크면 장축 방향에서의 식각율이 단축 방향에서보다 훨씬 커진다. 1기가 이상의 메모리 소자에서는 각 노드의 크기가 너무 작고, 각 노드 사이의 피치(pitch)도 아주 작으므로, 상기와 같은 식각율의 차이는 1기가 이상의 메모리 소자에서는 심각한 결과를 초래한다. 즉, 상기 도전층의 식각시 전극의 장축 방향에서는 각각의 전극 패턴을 분리시키는 것이 비교적 용이하나, 단축 방향에서는 각각의 전극 패턴이 완전히 분리되지 않는 문제가 발생된다.
또한, 1기가 이상의 메모리 소자에서는 전극 패터닝시 사용되는 식각 마스크의 크기가 너무 작기 때문에 도전층의 식각이 완료되기도 전에 식각 마스크가 열화 (erosion)되어버리는 문제가 발생한다. 이와 같이 열화된 식각 마스크를 사용하여 도전층의 식각을 계속 진행하면, 얻어지는 도전층 패턴의 측벽의 기울기기 허용 범위를 벗어나게 되고, 그 결과 인접한 도전층 패턴을 분리시키기 어렵게 된다.
본 발명의 목적은 전극층을 구성하는 백금족 금속막을 효과적으로 식각할 수 있는 방법을 제공하는 것이다.
본 발명의 다른 목적은 형성하고자 하는 전극의 장축 방향과 단축 방향에서의 스페이스 폭에 따른 식각율 차이를 줄여서, 아무리 작은 피치를 갖는 노드들이라도 각각의 노드를 완전히 분리시킬 수 있는 고집적 반도체 메모리 장치의 커패시터 하부 전극을 형성하는 방법을 제공하는 것이다.
도 1 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 커패시터 하부 전극 형성 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판, 20 : 층간절연막
22 : 도전성 플러그, 30 : 배리어층
30a : 배리어 패턴, 40 : 도전층
40a : 도전층 패턴, 50 : 접착층
50a : 접착층 패턴, 60 : 마스크 패턴
70 : 하드 마스크
상기 목적을 달성하기 위하여, 본 발명의 일 양태에 다른 커패시터의 하부 전극 형성 방법에서는, 반도체 기판의 활성 영역과 연결되는 도전성 플러그를 포함 하는 상기 반도체 기판상에, TiN, TiSiN, TiAlN 또는 TaSiN으로 이루어지는 군에서 선택되는 어느 하나로 형성되는 배리어층을 형성한다. Pt, Ir, IrO2, Ru 및 RuO2로이루어지는 군에서 선택되는 도전층을 상기 배리어층 위에 형성한다. Ti 또는 TiN을 포함하고 상기 도전층을 일부 노출시키는 하드 마스크를 상기 도전층 위에 형성한다. 상기 하드 마스크을 식각 마스크로 하고, Ar, O2및 Cl2를 함유하는 3원계 가스 혼합물을 사용하여 상기 노출된 도전층을 건식 식각하여 상기 배리어층을 부분적으로 노출시키고 상기 하드 마스크 아래에 도전층 패턴을 형성한다. O2및 불소를 함유하는 2원계 가스 혼합물을 사용하여 상기 하드 마스크 및 노출된 배리어층을 건식 식각하여 상기 하드 마스크를 제거한다. 상기 3원계 가스 혼합물은 상기 3원계 가스 혼합물의 부피를 기준으로 적어도 70 부피％의 O2, 3 ~ 15 부피％의 Cl2및 3 ~ 15 부피％의 Ar을 포함한다. 상기 2원계 가스 혼합물은 상기 2원계 가스 혼합물의 부피를 기준으로 적어도 60 ~ 95 부피％의 O2를 포함한다.
상기 2원계 가스 혼합물은 O2와, CF4,SF6및 CHF3로 이루어지는 군에서 선택되는 어느 하나를 포함할 수 있다.
상기 하드 마스크는 Ti 또는 TiN을 포함하고 상기 도전층 위에 형성되는 제1 층과, 상기 제1층 위에 형성되는 산화막을 포함할 수 있다. 이 때, 상기 노출된 도전층의 건식 식각 단계 후에, 상기 3원계 가스 혼합물을 사용하여 오버에칭을 행하여 상기 하드 마스크의 산화막을 제거하는 단계를 더 포함하고, 상기 하드 마스크의 건식 식각에 의하여 상기 제1층이 제거된다.
또한, 본 발명의 다른 양태에 따른 커패시터의 하부 전극 형성 방법에서는, 반도체 기판의 활성 영역과 연결되는 도전성 플러그를 포함하는 상기 반도체 기판상에, TiN, TiSiN, TiAlN 또는 TaSiN으로 이루어지는 군에서 선택되는 어느 하나로 형성되는 배리어층을 형성한다. Pt, Ir, IrO2, Ru 및 RuO2로 이루어지는 군에서 선택되는 도전층을 상기 배리어층 위에 형성한다. Ti 또는 TiN을 포함하고 상기 도전층을 일부 노출시키는 하드 마스크를 상기 도전층 위에 형성한다. 상기 하드 마스크를 식각 마스크로 하고, Ar, O2및 HBr을 함유하는 3원계 가스 혼합물을 사용하여 상기 노출된 도전층을 건식 식각하여 상기 배리어층을 부분적으로 노출시키고 상기 하드 마스크 아래에 도전층 패턴을 형성한다. O2및 불소를 함유하는 2원계 가스 혼합물을 사용하여 상기 하드 마스크 및 노출된 배리어층을 건식 식각하여 상기 하드 마스크를 제거한다. 상기 3원계 가스 혼합물은 상기 3원계 가스 혼합물의 부피를 기준으로 적어도 70 부피％의 O2,3 ~ 15 부피％의 HBr 및 3 ~ 5 부피％의 Ar을 포함한다. 상기 2원계 가스 혼합물은 상기 2원계 가스 혼합물의 부피를 기준으로 적어도 60 ~ 95 부피％의 O2를 포함한다.
본 발명에 의하면, 하부 전극의 장축 방향에서와 단축 방향에서의 스페이스 폭에 따른 식각율 차이가 줄어들고, 따라서 하부 전극 형성을 위한 도전층의 식각시 장축 방향은 물론 단축 방향에서도 하부 전극의 분리가 잘 이루어진다. 또한, 도전층 패턴이 형성되기 전에 식각 마스크가 열화(crosion)되는 현상을 최소화함으로써, 측벽의 기울기가 허용 범위 이내인 하부 전극을 형성할 수 있다. 또한, 하부 전극 형성 후 접착층 패턴 및 배리어막을 하부 전극의 손상 없이 식각할 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 1 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 커패시터 하부 전극 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(10)상에 형성된 층간절연막(20)을 부분적으로 식각하여 콘택홀을 형성한 후, 그 안에 예를 들면 도핑된 폴리실리콘과 같은 도전 물질을 매립하여 상기 반도체 기판(10)의 활성 영역과 전기적으로 연결되는 도전성 플러그(22)를 형성한다. 그 후, 상기 층간절연막(20) 및 도전성 플러그(22)의 상면에 배리어층(30)을 형성한다. 상기 배리어층(30)은 상기 도전성 플러그(22)와 후속 공정에서 형성되는 하부 전극 물질과의 상호 확산을 방지하기 위하여 형성하는 것으로서, 예를 들면 TiN, TiSiN, TiAlN 또는 TaSiN으로 형성한다. 그 후, 어닐링에의하여 상기 도전성 플러그(22)와 상기 배리어층(30) 사이에 금속 실리사이드층(도시 생략)을 형성한다.
그 후, 상기 배리어층(30) 위에 백금족 금속 및 백금족 금속 산화물로 이루어지는 군에서 선택되는 어느 하나 또는 그 조합물을 증착하여 도전층(40)을 형성한다. 상기 도전층(40)은 Pt, Ir, IrO2, Ru 또는 RuO2로 이루어진다.
도 2를 참조하면, 상기 도전층(40) 위에 접착층(50)을 형성한다. 상기 접착층(50)은 상기 도전층(40)과 후속 공정에서 형성되는 산화막으로 이루어지는 마스크층과의 접착력(adhesion)을 증진시키는 역할을 하는 것으로서, Ti 또는 Ti를 포함하는 화합물, 예를 들면 TiN으로 형성한다. 이어서, 상기 접착층(50) 위에 실리콘 산화막을 형성한 후 이를 포토리소그래피 공정에 의하여 패터닝하여 상기 접착층(50)을 일부 노출시키는 마스크 패턴(60)을 형성한다.
도 3을 참조하면, 상기 마스크 패턴(60)을 식각 마스크로 하여 Ar 및 Cl2가스를 사용하는 건식 식각 방법에 의하여 상기 접착층(50)을 식각하여 상기 도전층(40)을 일부 노출시키는 접착층 패턴(50a)을 형성한다.
상기 접착층 패턴(50a)을 형성하기 위한 식각 공정중에 상기 마스크 패턴 (60)의 일부가 도 3에 도시된 바와 같이 소모될 수 있다. 이로써, 상기 접착층 패턴(50a) 및 마스크 패턴(60)으로 구성되는 하드 마스크(70)가 형성된다.
본 예에서는 상기 접착층 패턴(50a)과 상기 마스크 패턴(60)이 차례로 적층된 2중층 구조에 의하여 상기 하드 마스크(70)를 형성하는 것으로 설명하였으나,본 발명은 이에 한정되지 않고, 상기 접착층 패턴(50a)만의 단일층, 또는 상기 접착층 패턴(50a)과 포토레지스트막이 차례로 적층된 이중층에 의하여 하드 마스크를 형성하는 것도 가능하다.
도 4를 참조하면, 상기 하드 마스크(70)를 식각 마스크로 하여 상기 도전층 (40)의 노출된 부분을 MERIE(Magnetically-enhanced Reactive Ion Etching) 방법에 의하여 건식 식각하여 상기 하드 마스크(70)의 하부에 도전층 패턴(40a)을 형성한다. 그 결과, 상기 도전층 패턴(40a) 사이로 상기 배리어층(30)이 일부 노출된다.
이 때, 식각 가스로서 Ar, O2및 할로겐 가스의 혼합 가스, 즉 O2+ Cl2+ Ar 또는 O2+ HBr + Ar을 사용한다. 상기 각 혼합 가스에서 산소의 함량이 전체 혼합 가스의 70 부피% 이상, 바람직하게는 80 부피% 이상이 되도록 한다. 즉, 전체 혼합 가스중 Cl2+ Ar 또는 HBr + Ar의 함량이 30 부피% 이하, 바람직하게는 20 부피% 이하로 되도록 한다. 여기서, 상기 3원계 혼합 가스중 바람직한 HBr 가스 또는 Cl2가스의 함량은 전체 식각 가스의 3 ∼ 15 부피%이고, 바람직한 Ar 가스의 함량은 전체 식각 가스의 3 ∼ 15 부피%이다.
상기 식각 단계에서는 2개의 RF 전원을 합성하여 공급하는 듀얼 RF 전원 소스(dual RF power source)를 사용한다. 그 중 하나의 RF 전원에서는 13.56MHz/400 ∼ 700W, 바람직하게는 13.56MHz/500W가 인가되고, 다른 하나의 RF 전원에서는 450KHz/100 ∼ 500W, 바람직하게는 450KHz/300W가 인가된다. 이 다른 하나의 RF 전원에서 100 ∼ 900KHz 영역의 주파수를 인가하는 것이 가능하다.
상기 식각 단계에서 반응 챔버 내의 압력은 2 ∼ 10 mtorr의 범위이면 가능하고, 전극의 온도는 30 ∼ 300℃의 범위이면 가능하다. 바람직하게는, 반응 챔버 내의 압력은 6 mtorr, 전극의 온도는 80℃이다.
이와 같이, 백금족 금속 또는 백금족 금속 산화물로 이루어지는 상기 도전층 (40)을 상기한 바와 같은 3원계 가스를 사용하여 식각하면, 식각 가스중 포함된 산소에 의하여 상기 접착층 패턴(50a)을 구성하는 Ti가 산화되어 상기 접착층 패턴 (50a)은 상기 도전층(40) 식각시 잘 식각되지 않는 막으로 된다. 따라서, 상기 접착층 패턴(50a)을 마스크로 하여, 잔류물(residue)의 형성 없이 상기 도전층(40)을 식각하는 것이 가능하고, 상기 하드 마스크(70)의 두께를 얇게 하여도 상기 도전층(40)을 손상시키지 않고 효과적으로 식각할 수 있다.
또한, 상기 3원계 가스에 포함된 Ar은 스퍼터 성향이 큰 원소이다. 따라서, 고집적 소자에서 작은 피치를 갖는 패턴을 형성하기 위한 식각 공정에서 Ar이 유리하게 작용하므로 상기 도전층 패턴(40a)의 장축 방향은 물론 단축 방향에서도 상기 도전층 패턴(40a)간의 분리가 확실하게 이루어지고, 상기 도전층 패턴(40a)이 형성되기 전에 상기 접착층 패턴(50a)이 열화(erosion)되는 것을 최소화함으로써, 상기 도전층 패턴(40a)을 그 측벽의 기울기가 허용 범위 이내로 되도록 형성할 수 있다.
상기 도전층(40)의 식각 공정에서 식각 종말점(end point)까지 식각을 진행하여 상기 도전층 패턴(40a)이 얻어지면, 일정 시간 동안 추가로 오버에칭을 행하여 상기 마스크 패턴(60)을 완전히 제거한다. 이 때의 오버 에칭 시간은 상기 식각 종말점까지의 식각 시간의 50 ∼ 400%의 범위로 선택된다. 실제로, 상기한 식각 조건으로 상기 도전층(40)을 식각할 때, 실리콘 산화막으로 이루어지는 상기 마스크 패턴(60)은 상기 도전층(40)과 함께 식각되어 제거되고, 최종적으로 상기 접착층 패턴(50a)이 산화된 상태로 식각되지 않고 남아 있으면서 마스크 역할을 하게 된다.
도 5를 참조하면, MERIE 방법에 의하여 상기 도전층 패턴(40a) 상부의 접착층 패턴(50a)을 제거하는 동시에 상기 도전층 패턴(40a) 사이로 노출된 상기 배리어층(30)을 식각하여 상기 도전층 패턴(40a)의 하부에 배리어 패턴(30a)을 형성한다.
이 때, 식각 가스로서 산소 및 불소를 함유하는 2원계 혼합 가스, 예를 들면, O2+ CF4, O2+ SF6또는 O2+ CHF3를 사용하고, 상기 각 혼합 가스중 산소의 함량이 전체 혼합 가스의 60 ∼ 95 부피%로 되도록 한다. 상기한 식각 가스를 사용하여 상기 접착층 패턴(50a)을 식각하면, 식각 반응중에 상기 접착층 패턴(50a) 및 상기 배리어층(30)을 구성하는 Ti와 식각 가스중의 산소 및 불소와의 반응에 의하여 TiOxFy형태의 화합물이 형성되어 기화된다. 따라서, MERIE 방법에 의한 식각 공정중에 낮은 이온 에너지를 적용하여도 상기 도전층 패턴(40a)을 손상시키지 않고 상기 접착층 패턴(50a) 및 배리어막(30)을 효과적으로 식각할 수 있다.
상기 식각 단계에서는 RF 전원에서 13.56MHz/400W를 인가하고, 반응 챔버 내의 압력은 20 ∼ 40mtorr, 바람직하게는 35 mtorr로 하고, 전극의 온도는 30 ∼ 120℃, 바람직하게는 80℃로 한다.
상기와 같은 공정에 의하여 배리어 패턴(30a) 위에 도전층 패턴(40a)이 적층된 형태의 본 발명에 따른 커패시터의 하부 전극이 얻어진다.
상기한 바와 같이, 본 발명에 의하면 백금족 금속 또는 그 산화물로 이루어지는 하부 전극을 형성하는 도전층 패턴을 형성하기 위한 식각 공정시 식각 가스로서 O2, HBr 또는 Cl2, 및 Ar 가스를 포함하는 3원계 가스를 사용함으로써, 하부 전극의 장축 방향에서와 단축 방향에서의 스페이스 폭에 따른 식각율 차이가 줄어들게 된다. 따라서, 하부 전극 형성을 위한 도전층의 식각시 장축 방향은 물론 단축 방향에서도 하부 전극의 분리가 잘 이루어진다.
또한, 본 발명의 방법에 따라서 백금족 금속 또는 그 산화물로 이루어지는 도전층을 3원계 가스를 사용하여 식각하면, 상기 3원계 가스는 스퍼터 성향이 강한 Ar 가스를 포함하므로, 도전층 패턴이 형성되기 전에 식각 마스크가 열화(erosion)되는 현상을 최소화할 수 있다. 따라서, 측벽의 기울기가 허용 범위 이내인 하부 전극을 형성할 수 있다.
또한, 상기와 같이 도전층을 식각한 후에 마스크로 사용된 접착층 패턴 및 배리어막을 식각하기 위하여 산소 및 불소를 함유하는 2원계 혼합 가스를 사용하므로, 상기 도전층 식각시 산화된 접착층 패턴 및 배리어막의 Ti 성분이 산소 및 불소와 반응하여 TiOxFy의 형태로 기화된다. 따라서, 접착층 패턴 및 배리어막을 도전층 패턴(40a)의 손상 없이 식각할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (6)

  1. 반도체 기판의 활성 영역과 연결되는 도전성 플러그를 포함하는 상기 반도체 기판상에, TiN, TiSiN, TiAlN 또는 TaSiN으로 이루어지는 군에서 선택되는 어느 하나로 형성되는 배리어층을 형성하는 단계와,
    Pt, Ir, IrO2, Ru 및 RuO2로 이루어지는 군에서 선택되는 도전층을 상기 배리어층 위에 형성하는 단계와,
    Ti 또는 TiN을 포함하고 상기 도전층을 일부 노출시키는 하드 마스크를 상기 도전층 위에 형성하는 단계와,
    상기 하드 마스크를 식각 마스크로 하고, Ar, O2및 Cl2를 함유하는 3원계 가스 혼합물을 사용하여 상기 노출된 도전층을 건식 식각하여 상기 배리어층을 부분적으로 노출시키고 상기 하드 마스크 아래에 도전층 패턴을 형성하는 단계와,
    O2및 불소를 함유하는 2원계 가스 혼합물을 사용하여 상기 하드 마스크 및 노출된 배리어층을 건식 식각하여 상기 하드 마스크를 제거하는 단계를 포함하고,
    상기 3원계 가스 혼합물은 상기 3원계 가스 혼합물의 부피를 기준으로 적어도 70 부피％의 O2, 3 ~ 15 부피％의 Cl2및 3 ~ 15 부피％의 Ar을 포함하고,
    상기 2원계 가스 혼합물은 상기 2원계 가스 혼합물의 부피를 기준으로 적어도 60 ~ 95 부피％의 O2를 포함하는 것을 특징으로 하는 커패시티의 하부 전극 형성방법.
  2. 제1항에 있어서, 상기 2원계 가스 혼합물은 O2와, CF4, SF6및 CHF3로 이루어지는 군에서 선택되는 어느 하나를 포함하는 것을 특징으로 하는 커패시터의 하부 전극 형성 방법.
  3. 제1항에 있어서, 상기 하드 마스크는 Ti 또는 TiN을 포함하고 상기 도전층 위에 형성되는 제1층과, 상기 제1층 위에 형성되는 산화막을 포함하고,
    상기 노출된 도전층의 건식 식각 단계 후에, 상기 3원계 가스 혼합물을 사용하여 오버에칭을 행하여 상기 하드 마스크의 산화막을 제거하는 단계를 더 포함하고,
    상기 하드 마스크의 건식 식각에 의하여 상기 제1층이 제거되는 것을 특징으로 하는 커패시터의 하부 전극 형성 방법.
  4. 반도체 기판의 활성 영역과 연결되는 도전성 플러그를 포함하는 상기 반도체 기판상에, TiN, TiSiN, TiAlN 또는 TaSiN으로 이루어지는 군에서 선택되는 어느 하나로 형성되는 배리어층을 형성하는 단계와,
    Pt, Ir, IrO2, Ru 및 RuO2로 이루어지는 군에서 선택되는 도전층을 상기 배리어층 위에 형성하는 단계와,
    Ti 또는 TiN을 포함하고 상기 도전층을 일부 노출시키는 하드 마스크를 상기 도전층 위에 형성하는 단계와,
    상기 하드 마스크를 식각 마스크로 하고, Ar, O2및 HBr을 함유하는 3원계 가스 혼합물을 사용하여 상기 노출된 도전층을 건식 식각하여 상기 배리어층을 부분적으로 노출시키고 상기 하드 마스크 아래에 도전층 패턴을 형성하는 단계와,
    O2및 불소를 함유하는 2원계 가스 혼합물을 사용하여 상기 하드 마스크 및 노츨된 배리어층을 건식 식각하여 상기 하드 마스크를 제거하는 단계를 포함하고,
    상기 3원계 가스 혼합물은 상기 3원계 가스 혼합물의 부피를 기준으로 적어도 70 부피％의 O2, 3 ~ 15 부피％의 HBr 및 3 ~ 15 부피％의 Ar을 포함하고,
    상기 2원계 가스 혼합물은 상기 2원계 가스 혼합물의 부피를 기준으로 적어도 60 ~ 95 부피％의 O2를 포함하는 것을 특징으로 하는 커패시터의 하부 전극 형성 방법.
  5. 제4항에 있어서, 상기 2원계 가스 혼합물은 O2와, CF4, SF6및 CHF3로 이루어지는 군에서 선택되는 어느 하나를 포함하는 것을 특징으로 하는 커패시터의 하부 전극 형성 방법.
  6. 제4항에 있어서, 상기 하드 마스크는 Ti 또는 TiN을 포함하고 상기 도전층 위에 형성되는 제1층과, 상기 제1층 위에 형성되는 산화막을 포함하고,
    상기 노출된 도전층의 건식 식각 단계 후에, 상기 3원계 가스 혼합물을 사용하여 오버에칭을 행하여 상기 하드 마스크의 산화막을 제거하는 단계를 더 포함하고,
    상기 하드 마스크의 건식 식각에 의하여 상기 제1층이 제거되는 것을 특징으로 하는 커패시터의 하부 전극 형성 방법.
KR1019980019477A 1998-05-28 1998-05-28 백금족금속막식각방법을이용한커패시터의하부전극형성방법 KR100319879B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019980019477A KR100319879B1 (ko) 1998-05-28 1998-05-28 백금족금속막식각방법을이용한커패시터의하부전극형성방법
TW087116248A TW536560B (en) 1998-05-28 1998-09-30 Methods of etching platinum group metal film and forming lower electrode of capacitor
JP32854598A JP3701129B2 (ja) 1998-05-28 1998-11-18 白金族金属膜の蝕刻方法及びこれを用いたキャパシタの下部電極の形成方法
US09/203,337 US6169009B1 (en) 1998-05-28 1998-12-02 Methods of etching platinum group metal film and forming lower electrode of capacitor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980019477A KR100319879B1 (ko) 1998-05-28 1998-05-28 백금족금속막식각방법을이용한커패시터의하부전극형성방법

Publications (2)

Publication Number Publication Date
KR19990086483A KR19990086483A (ko) 1999-12-15
KR100319879B1 true KR100319879B1 (ko) 2002-08-24

Family

ID=19537849

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980019477A KR100319879B1 (ko) 1998-05-28 1998-05-28 백금족금속막식각방법을이용한커패시터의하부전극형성방법

Country Status (4)

Country Link
US (1) US6169009B1 (ko)
JP (1) JP3701129B2 (ko)
KR (1) KR100319879B1 (ko)
TW (1) TW536560B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030046925A (ko) * 2001-12-07 2003-06-18 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4809961B2 (ja) * 1998-08-07 2011-11-09 株式会社東芝 半導体装置及びその製造方法
KR100334528B1 (ko) * 1998-10-22 2002-09-05 주식회사 하이닉스반도체 강유전체램의캐패시터제조방법
KR100598161B1 (ko) * 1998-12-24 2006-09-18 주식회사 하이닉스반도체 커패시터의 전하저장전극 형성방법
KR100557646B1 (ko) * 1999-12-31 2006-03-10 주식회사 하이닉스반도체 반도체소자의 저장전극 형성방법
JP3993972B2 (ja) * 2000-08-25 2007-10-17 富士通株式会社 半導体装置の製造方法と半導体装置
KR100384867B1 (ko) * 2001-05-03 2003-05-23 주식회사 하이닉스반도체 캐패시터의 제조 방법
US6541385B2 (en) * 2001-05-14 2003-04-01 Sharp Laboratories Of America, Inc. Method for plasma etching of Ir-Ta-O electrode and for post-etch cleaning
US6559001B2 (en) 2001-05-30 2003-05-06 International Business Machines Corporation Methods of patterning a multi-layer film stack and forming a lower electrode of a capacitor
KR100825130B1 (ko) * 2001-07-06 2008-04-24 어플라이드 머티어리얼스, 인코포레이티드 금속 에칭 공정 동안 플라즈마 에칭 챔버내에서 파티클을감소시키는 방법
JP4865978B2 (ja) * 2002-02-28 2012-02-01 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2003257942A (ja) * 2002-02-28 2003-09-12 Fujitsu Ltd 半導体装置の製造方法
JP4014902B2 (ja) 2002-03-15 2007-11-28 富士通株式会社 半導体装置の製造方法
KR100778851B1 (ko) * 2005-12-28 2007-11-22 동부일렉트로닉스 주식회사 반도체 소자의 ｍｉｍ 커패시터 형성방법
JP4596167B2 (ja) 2006-02-24 2010-12-08 セイコーエプソン株式会社 キャパシタの製造方法
US8541296B2 (en) * 2011-09-01 2013-09-24 The Institute of Microelectronics Chinese Academy of Science Method of manufacturing dummy gates in gate last process
US11177438B2 (en) * 2019-05-23 2021-11-16 Tetramen Inc. Patterning oxidation resistant electrode in crossbar array circuits
US20220285167A1 (en) * 2021-03-03 2022-09-08 Applied Materials, Inc. Selective barrier metal etching

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0284734A (ja) * 1987-10-27 1990-03-26 Nec Corp 半導体装置の製造方法
JPH08181126A (ja) * 1994-07-27 1996-07-12 Sharp Corp 強誘電体膜のエッチング方法
JPH08181086A (ja) * 1994-12-22 1996-07-12 Nec Corp 半導体装置の製造方法
JPH09260354A (ja) * 1996-03-22 1997-10-03 Mitsubishi Electric Corp ドライエッチング方法
JPH09293838A (ja) * 1996-04-25 1997-11-11 Sharp Corp 不揮発性半導体メモリ素子の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4566026A (en) * 1984-04-25 1986-01-21 Honeywell Inc. Integrated circuit bimetal layer
US5316616A (en) * 1988-02-09 1994-05-31 Fujitsu Limited Dry etching with hydrogen bromide or bromine
US4832787A (en) * 1988-02-19 1989-05-23 International Business Machines Corporation Gas mixture and method for anisotropic selective etch of nitride
US5126008A (en) * 1991-05-03 1992-06-30 Applied Materials, Inc. Corrosion-free aluminum etching process for fabricating an integrated circuit structure
KR0168346B1 (ko) * 1994-12-29 1998-12-15 김광호 고유전율 재료를 이용한 커패시터 및 그 제조방법
JP2802262B2 (ja) * 1995-06-26 1998-09-24 現代電子産業株式会社 半導体素子のキャパシター製造方法
TW365691B (en) * 1997-02-05 1999-08-01 Samsung Electronics Co Ltd Method for etching Pt film of semiconductor device
JPH10303309A (ja) * 1997-02-25 1998-11-13 Sanyo Electric Co Ltd 半導体装置及び半導体装置の製造方法
KR100228533B1 (ko) * 1997-06-23 1999-11-01 윤종용 반도체 집적회로의 용단가능한 퓨즈 및 그 제조방법
US5972722A (en) * 1998-04-14 1999-10-26 Texas Instruments Incorporated Adhesion promoting sacrificial etch stop layer in advanced capacitor structures

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0284734A (ja) * 1987-10-27 1990-03-26 Nec Corp 半導体装置の製造方法
JPH08181126A (ja) * 1994-07-27 1996-07-12 Sharp Corp 強誘電体膜のエッチング方法
JPH08181086A (ja) * 1994-12-22 1996-07-12 Nec Corp 半導体装置の製造方法
JPH09260354A (ja) * 1996-03-22 1997-10-03 Mitsubishi Electric Corp ドライエッチング方法
JPH09293838A (ja) * 1996-04-25 1997-11-11 Sharp Corp 不揮発性半導体メモリ素子の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030046925A (ko) * 2001-12-07 2003-06-18 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법

Also Published As

Publication number Publication date
US6169009B1 (en) 2001-01-02
KR19990086483A (ko) 1999-12-15
TW536560B (en) 2003-06-11
JP3701129B2 (ja) 2005-09-28
JPH11354510A (ja) 1999-12-24

Similar Documents

Publication Publication Date Title
KR100319879B1 (ko) 백금족금속막식각방법을이용한커패시터의하부전극형성방법
US6261967B1 (en) Easy to remove hard mask layer for semiconductor device fabrication
US6461930B2 (en) Capacitor and method for forming the same
US6054391A (en) Method for etching a platinum layer in a semiconductor device
JP3729632B2 (ja) 半導体装置の白金膜蝕刻方法
US6777305B2 (en) Method for fabricating semiconductor device
US6753133B2 (en) Method and manufacturing a semiconductor device having a ruthenium or a ruthenium oxide
US7015049B2 (en) Fence-free etching of iridium barrier having a steep taper angle
KR100190055B1 (ko) 반도체 장치의 백금전극 제조방법
KR100269298B1 (ko) 반도체장치의백금막식각방법
KR100255660B1 (ko) 이리듐막의 식각 방법
KR100353807B1 (ko) 고유전체 캐패시터의 하부전극 형성방법
KR100447109B1 (ko) 반도체 메모리장치의 스토리지노드 전극용 콘택 식각방법
KR100546275B1 (ko) 반도체 장치의 백금막 식각방법
KR20000025529A (ko) 마스크 디멘션 변경에 의한 백금 식각 방법
KR20010061630A (ko) 반도체 소자의 캐패시터 형성방법
JPH10229173A (ja) 半導体装置の製造方法
KR20040008420A (ko) 반도체소자의 제조방법
KR20010004293A (ko) 상하부 전극간 단락을 방지할 수 있는 강유전체 캐패시터 형성방법
KR20010038612A (ko) 커패시터의 수소 차단막 식각 방법
JPH10313104A (ja) 半導体装置の製造方法
KR20030056118A (ko) 반도체 소자의 제조 방법
KR20040001947A (ko) 반도체 제조방법
KR20010018060A (ko) 강유전체 커패시터의 상부 전극을 노출하는 콘택홀 형성방법
KR19980066739A (ko) 커패시터의 스토리지 전극 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111129

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20121130

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee