KR20010088057A - 이리듐(Ｉｒ) 전극의 건식 식각방법 - Google Patents

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Abstract

이리듐 전극의 건식식각방법에 관해 개시된다. 개시된 식각방법은: 기판에 이리듐 금속박막을 증착하는 단계; 상기 금속박막에 소정 패턴의 포토레지스트 마스크를 형성하는 단계; 불활성 가스와 플로린계 가스가 함유된 식각가스로 플라즈마를 발생시켜 상기 포토레지스트 마스크에 덮히지 않은 상기 금속박막을 상기 식각가스에 의해 소정 패턴으로 식각하는 단계; 상기 포토레지스트 마스크를 제거하는 단계;를 포함한다. 본 발명에 따르면, 식각 마스크로써 포토레지스트를 사용하여도 식각잔류물이 발생하지 않고, 기판을 고온으로 가열할 필요가 없다. 또한, 포토레지스트 마스크에 대한 이리듐 전극의 선택성을 높일 수 있으므로, 양질의 식각 프로파일을 가지는 이리듐 전극을 형성할 수 있다.

Description

이리듐(Ｉｒ) 전극의 건식 식각방법{Dry etching method of iridium electrode}
본 발명은 이리듐(Ir) 전극의 건식 식각방법에 관한 것으로서, 식각시 발생되는 잔류물질을 최소화할 수 있는 이리듐(Ir) 전극의 건식 식각방법에 관한 것이다.
일반적으로 메모리소자는 트랜지스터와 캐패시터의 조합으로 구성된다. 캐패시터(capacitor)는 유전체(dielectric)와 전극(electrode)으로 형성된다. 이때 사용되는 유전체의 종류에 따라서 여러 가지의 전극들이 사용되는 데 강유전체나 고유전체 물질들이 사용되어질 때는 고온에서 이들 유전체들의 결정화공정이 필요하기 때문에 고온에서 산화되지 않는 전극물질들이 요구된다. 고유전체물질을 사용하여 캐패시터를 제조하여 메모리 소자를 만들 경우에 이를 DRAM(Dynamic Random Access Memory)이라 하며, 강유전체물질을 사용하여 캐패시터를 제조하여 메모리 소자를 만들 경우에 이를 FeRAM(Ferroelectric Random Access Memory) 이라 한다.
고유전체 캐패시터와 강유전체 캐패시터에 사용되는 전극은 주로 귀금속인 플래티늄(Pt), 루테늄(Ru), 이리듐(Ir), 팔라듐(Pd) 등과 이들의 산화물 등에 의해 형성된다. 이러한 강유전체 캐패시터의 전극은 상기 금속에 의한 단일층 또는 금속층과 산화물층에 의한 다층의 구조를 가진다.
강유전체 캐패시터를 제조하는 과정에는 강유전체 박막과 전극의 식각 공정이 요구된다. 강유전체 캐패시터의 구조에 따라서 전극과 강유전체를 개별적인 마스크를 적용하는 식각과정을 통해 개별적으로 식각하거나, 전극과 강유전체를 하나의 마스크에 의해 동시에 식각한다.
도 1과 도 2에 도시된 바와 같이, 포토레지스트 마스크를 이용한 건식식각 시, 백금과 마찬가지로 이리듐은 식각속도가 느릴 뿐 아니라 포토레지스트에 대한 Ir의 낮은 선택성에 의해 기판(1)에 형성된 Ir 전극(2)의 표면이 과다하게 식각될 뿐 아니라, 식각 후 Ir 전극(2)의 표면에 식각잔류물(etch residue, 3)이 존재한다.
또한, 강유전체를 게이트 절연(gate dielectric)층으로 사용하여 캐패시터 없이 메모리 소자를 구성하는 1 트랜지스터 메모리 소자(single transistor memory device), 즉 도 3 에 도시된 바와 같이 강유전체와 실리콘과의 반응을 제어하기 위하여 절연체를 사용하는 MFIS FET(Metal/Ferroelectric/Insulator/Silicon Field Effect Transistor)의 구조나 도 4에 도시된 바와 같이, 절연층이 없는 MFS FET(Metal/Ferroelectric/Silicon Field Effect Transistor) 구조의 경우에서는 게이트 전극과 강유전체 박막 또는 얇은 절연체 까지도 하나의 마스크를 사용하여 동시에 식각해야 한다.
이때 게이트 전극으로 사용되는 귀금속들은 식각이 용이하지 않고, 식각하는 경우, 도 3 과 도 4에 도시된 바와같이, 식각측면에 재증착에 의한 식각잔류물(3)이 발생될 뿐 아니라, 상기한 바와 같이 Ir 자체의 낮은 식각률과 마스크에 대한 Ir의 낮은 선택도에 의해 Ir 전극과 그 하부의 강유전체의 측면윤곽(profile)도 45°이하로 매우 나빠지게 된다.
상기한 바와 같이, 강유전체 캐패시터를 구성하는 전극들을 패턴닝하기 위하여 건식 식각법 하에서 Pt, Ir, Ru 등의 전극들은 반응성이 매우 적어 식각가스와 화학반응에 의한 식각이 잘 일어나질 않는다. 따라서 Pt, Ir, Ru 등의 전극들의 식각시에는 식각속도를 증가시키고 식각 잔류물들을 없애거나 그 양을 줄이기 위하여 반응성이 강한 클로린(chlorine)계 가스를 과량으로 사용하게 된다. 이러한 경우에 일반적으로 사용되는 포토레지스트 마스크(photoresist mask)는 클로린계 가스에 쉽게 공격을 받게 되므로 포토레지스트에 대한 금속의 선택성이 극히 떨어진다. 특히 측면으로도 쉽게 식각가스에 공격을 받기 때문에 포토레지스트 마스크의 측면경사가 90°이던 것이 그 이하로 감소하게 되며, 대부분의 경우에는 포토레지스트 a마스크의 최초의 형태를 잃고 크기가 수직 방향의 두께 뿐 만 아니라 수평 방향으로의 폭도 줄어들게 된다. 그 결과, 전극의 식각된 측면의 경사는 45°이상이 되지 못하고, 이와 함께 강유전체 박막의 측면경사도 45°이상이 되지 못한다. 따라서 전극과 강유전체 박막들의 두께 만큼 패턴의 크기가 증가하여 단위셀(unit cell)의 크기가 커지게 된다.
한편, 이리듐 식각방법들에서는 식각가스로서 클로린, 플로린(fluorine), 브롬(bromine)의 할로겐(halogen)계 가스가 사용하게 되며, 주로 클로린가스 즉 Cl2와Cl2/BCl3의 혼합가스 또는 불활성 가스가 첨가된 클로린계 혼합가스가 사용된다. 이 때 식각된 전극의 측벽에 잔류하는 식각잔류물은 IrCl3또는 IrCl4로 밝혀졌다. 이러한 식각잔류물의 발생을 방지하기 위하여, 식각시 기판의 온도를 150oC까지 가열하여 사용하기도 하고, 식각장비로써 헬리콘안테나플라즈마를 사용하기도 하였지만 궁극적으로 식각잔류물의 발생을 막지는 못한다.
따라서, 종래의 건식식각법 하에서는 식각잔류물의 발생이 불가피하고, 따라서 식각후, 이러한 식각잔류물을 제거하기 위하여 산, 알콜, 물 등을 이용한 습식 세정과정을 거친다.
본 발명의 제1의 목적은 포토레지스 마스크를 이용한 Ir 전극의 식각과정 중, 식각잔류물의 발생을 효과적으로 배척할 수 있는 이리듐 전극의 건식 식각방법을 제공하는 것이다.
본 발명의 제2의 목적은 포토레지스트 마스크의 선택성을 높게 유지시켜 Ir 전극의 프로파일을 양호하게 유지시켜 줄 수 있는 이리듐 전극의 건식 식각방법을 제공하는 것이다.
본 발명의 제3의 목적은 높은 식각속도로 Ir 전극을 식각할 수 있는 이리듐 건식 식각방법을 제공하는 것이다.
도 1은 종래 건식식각방법에 의한 이리듐 박막의 식각결과를 보인 도면이다.
도 2는 종래 건식식각방법에 의한 강유전성 캐패시터의 식각결과를 보인 도면이다.
도 3은 종래 건식식각방법을 MFIS FET의 식각에 적용한 결과를 보인 도면이다.
도 4는 종래 건식식각방법을 MFS FET의 식각에 적용한 결과를 보인 도면이다.
도 5는 Cl2/Ar 가스를 식각가스로 적용한 본 발명에 따른 실험예1의 결과로서, Cl2/Ar 가스의 농도 변화에 따른 Ir박막의 식각속도의 변화를 보인 선도이다.
도 6은 SiCl4/Ar 가스를 식각가스로 적용한 본 발명에 따른 실험예2의 결과로서, SiCl4/Ar 가스의 농도 변화에 따른 Ir박막의 식각속도의 변화를 보인 선도이다.
도 7은 C2F6/Ar 가스를 식각가스로 적용한 본 발명에 따른 실험예3의 결과로서, C2F6/Ar 가스의 농도 변화에 따른 Ir박막의 식각속도의 변화를 보인 선도이다.
도 8은 HBr/Ar 가스를 식각가스로 적용한 본 발명에 따른 실험예4의 결과로서, HBr/Ar 가스의 농도 변화에 따른 Ir박막의 식각속도의 변화를 보인 선도이다.
도 9는 Cl2/C2F6/Ar 가스를 식각가스로 적용한 본 발명에 따른 실험예5의 결과로서, Cl2/C2F6/Ar 가스의 농도 변화에 따른 Ir박막의 식각속도의 변화를 보인 선도이다.
도 10은 본 발명에 따른 실험예 1 내지 5에서의 식각 가스의 농도 변화에 따른 Ir박막의 식각속도의 변화를 보인 선도이다.
도 11은 본 발명에 따라 Cl2/Ar 가스를 적용한 실험예 1에 의한 식각프로파일을 보이는 사진이다.
도 12는 본 발명에 따라 SiCl4/Ar 가스를 적용한 실험예 2에 의한 식각프로파일을 보이는 사진이다.
도 13은 본 발명의 따라 C2F6/Ar 가스를 적용한 실험예 3에 의한 식각프로파일을 보이는 사진이다.
도 14는 본 발명에 따라 HBr/Ar 가스를 적용한 실험예 4에 의한 식각프로파일을 보이는 사진이다.
도 15는 본 발명에 따라 1:1로 혼합된 30의 C2F6/Cl2에 70의 Ar 가스의 혼합가스를 식각가스로 적용한 실시예에 따른 식각프로파일을 보이는 사진이다.
도 16은 본 발명에 따라 2:1로 혼합된 30의 C2F6/Cl2에 70의 Ar 가스의 혼합가스를 식각가스로 적용한 실시예에 따른 식각프로파일을 보이는 사진이다.
상기 목적을 달성하기 위하여 본 발명에 따르면,
기판에 이리듐 금속박막을 증착하는 단계;
상기 금속박막에 소정 패턴의 포토레지스트 마스크를 형성하는 단계;
불활성 가스와 플로린계 가스가 함유된 식각가스로 플라즈마를 발생시켜 상기 포토레지스트 마스크에 덮히지 않은 상기 금속박막을 상기 식각가스에 의해 소정 패턴으로 식각하는 단계;
상기 포토레지스트 마스크를 제거하는 단계;를 포함하는 이리듐 전극의 건식 식각방법이 제공된다.
상기 본 발명의 식각방법에 있어서, 상기 플로린계 가스는 C2F6, CF4, C3F8, SF6중의 어느 하나를 포함하며, 상기 불활성가스는 Ar, He, Ne, Kr, N2중의 어느 하나인 것이 바람직하며, 상기 플라즈마는 유도결합플라즈마를 이용하는 고밀도 식각장치에 의해 발생시키며, 상기 기판을 가열하지 않은 상온의 상태에서 상기 금속박막을 식각을 진행하는 것이 바람직하다.
상기 식각가스 중의 플로린계 가스가 적어도 30이상 함유되며, 나아가서는 상기 식각가스에 클로린계 가스가 더 포함되는 것이 바람직하다. 상기 불활성가스에 대한 플로린계가스와 클로린계 가스의 함량이 적어도 30이상인 것이 바람직하며, 특히, 상기 플로린계 가스/클로린계 가스의 비가 2 이상인 것이 바람직하다.
상기 클로린계 가스는 Cl2, BCl3, SiCl4중의 어느 하나인 것이 바람직하며,상기 플라즈마 식각장치의 코일 RF 파워는 500W 이상이며, 가스압력은 10mTorr 이하, 상기 기판의 바이어스 전압은 200 볼트이상으로 설정하는 것이 바람직하다.
본 발명에서는 종래기술의 문제점을 극복하기 위하여 포토레지스트 마스크를 사용한 이리듐 박막의 식각을 위하여 최적의 식각가스와 식각조건을 제공한다. 특히 식각가스로서 클로린계 보다는 플로린계 가스를 사용하여 휘발성이 강한 반응화합물을 만들어서 식각후 식각잔류물이 남지 않게 하였으며 또한 과량의 플로린계 가스를 사용할 때 흔히 발생하는 마스크 부식(erosion)을 방지하고 식각속도의 감소를 개선하기 위하여 소량의 클로린계 가스를 첨가하였다. 그 결과 깨끗한 식각프로파일과 적절한 식각속도를 얻을 수 있었으며 포토레지스트에 대한 이리듐 박막의 식각선택비도 증가하였다.
이리듐화합물 융점(℃) 비점(℃)
Ir(Co)2Cl2 140
IrCl3 763
IrF3 250
IrF6 44 53
표 1은 이리듐 화합물 각각의 융점(melting point) 및 비점(boiling point)을 나타낸 것이다. Ir(CO)2Cl2화합물은 실제적으로 잘 생성되지 않는 것이 밝혀졌으며, IrCl3의 클로린계 화합물보다 IrF3, IrF6의 플로린계 화합물들이 낮은 용융점과 비등점을 갖고 있음을 알 수 있다. 이러한 이리듐 화합물들의 물성을 토대로 클로린계 가스, 플로린계 가스, 브롬계 가스 및 이들의 혼합가스들을 사용하여 식각특성을 조사하였다.
먼저, 기판에 대한 이리듐 박막의 증착을 실시한 후, 이리듐 박막위에 소정패턴의 포토레지스트 마스크를 형성하였다. 이리듐박막의 증착은 일반적인 스퍼터링 방법 등에 의존하며, 포토레지스트 마스크는 포토레지스트의 코팅 및 베이킹 그리고 건식 식각법등을 포함하는 통상의 포토리소그래피 공정에 의해 패턴닝하였다. 그리고, 상기 이리듐박막의 식각 후 상기 포토레지스트 마스크는 산소 플라즈마를 이용하여 제거하였다.
실험예 1
도 5는 Ir 전극과 IrO2전극에 대한 Cl2/Ar 가스에 대한 Cl2가스함량 변화에 따른 식각률의 변화를 보인다. 이 실험에서, 식각장치로서는 유도결합플라즈마(Inductively coupled plasma) 식각장치를 적용하였고, 식각가스로서는 Ar 이 첨가된 Cl2가스를 사용하였다. 코일 RF 파워(Coil Radio Frequency Power)는 700W, 가스압력은 5mTorr, 기판에 대한 바이어스 전압은 300V, 전체 유량(Total flowrate)은 30sccm 으로 설정하였다.
실험예 2
도 6은 Ir 전극과 IrO2전극에 대한 SiCl4/Ar 가스에 대한 SiCl2가스함량 변화에 따른 식각률의 변화를 보인다. 이 실험에서, 식각장치로서는 유도결합플라즈마 식각장치를 적용하였고, 식각가스로서는 Ar 이 첨가된 SiCl2가스를 사용하였다. 코일 RF 파워는 700W, 가스압력은 5mTorr, 기판에 대한 바이어스 전압은 300V, 전체 유량은 30sccm 으로 설정하였다.
실험예 3
도 7은 Ir 전극과 IrO2전극에 대한 C2F6/Ar 가스에 대한 C2F6가스함량 변화에 따른 식각률의 변화를 보인다. 이 실험에서, 식각장치로서는 유도결합플라즈마 식각장치를 적용하였고, 식각가스로서는 Ar 이 첨가된 C2F6가스를 사용하였다. 코일 RF 파워는 700W, 가스압력은 5mTorr, 기판에 대한 바이어스 전압은 300V, 전체 유량은 30sccm 으로 설정하였다.
실험예 4
도 8은 Ir 전극과 IrO2전극에 대한 HBr/Ar 가스에 대한 HBr 가스함량 변화에 따른 식각률의 변화를 보인다. 이 실험에서, 식각장치로서는 유도결합플라즈마 식각장치를 적용하였고, 식각가스로서는 Ar 이 첨가된 SiCl2가스를 사용하였다. 코일 RF 파워(Coil Radio Frequency Power)는 700W, 가스압력은 5mTorr, 기판에 대한 바이어스 전압은 300V, 전체 유량(Total flowrate)은 30sccm 으로 설정하였다.
실험예 5
도 9는 Ir 전극과 IrO2전극에 대한 C2F6/Cl4/Ar 가스에 대한 C2F6+Cl2가스함량 변화에 따른 식각률의 변화를 보인다. 이 실험에서, 식각장치로서는 유도결합플라즈마 식각장치를 적용하였고, 식각가스로서는 Ar 이 첨가된 SiCl2가스를 사용하였다. 코일 RF 파워는 700W, 가스압력은 5mTorr, 기판에 대한 바이어스 전압은 300V, 전체 유량은 30sccm 으로 설정하였다. 그리고, C2F6와 Cl2는 1 : 1 로 혼합하였다.
도 10은 상기 실험예 1 내지 5에서의 가스함량 변화에 따른 Ir 전극과 IrO2전극에 대한 식각률의 변화를 하나로 보인다.
상기 실험예 1 내지 5에서와 같이 여러 가지 식각가스들에 대한 이리듐 박막의 식각속도의 변화는 일반적으로 식각가스의 농도가 증가할수록 식각속도는 감소하는 경향을 보임을 알수 있다. 이는 화학반응에 의한 이리듐 박막의 식각이라기 보다는 식각가스내의 불활성가스들의 상대적인 감소에 의한 스퍼터링의 감소로 식각속도가 줄어드는 것으로 해석할 수 있다. 즉 이리듐 박막이 대부분의 식각가스들과 화합물을 만들지 못하고 이온의 충돌에 의한 물리적 식각 메카니즘에 의하여 식각됨을 의미한다. 식각속도의 측면에서는 여러 식각가스중에서 Cl2/Ar가스가 가장 빠르고 C2F6/Ar가스가 가장 느린 것을 알 수 있다. 포토레지스트 마스크의 식각속도도 Cl2/Ar 가스가 가장 빠르고 C2F6/Ar 가스가 가장 느렸다. 그리고 Cl2와 C2F6가스를 혼합한 경우에는 예상대로 두 가스의 중간정도의 식각속도를 보임을 도 10을 통해 알 수 있다.
이상과 같은 실험예들을 통해 이리듐 박막의 식각 프로파일은 도 11 내지 도 16에 나타내었다.
도 11은 Cl2/Ar 가스를 적용한 실험예 1의 결과이며, 도 12는 SiCl4/Ar 가스를 적용한 실험예 2의 결과이다. 도 14는 HBr/Ar 가스를 적용한 실험예 4의 결과로서, 식각된 박막의 측면에 식각잔류물들이 존재함을 보인다. 한편, 도 13은 C2F6/Ar가스를 적용한 실험예 3의 결과를 보이는 것으로서, C2F6가스가 30이상인 경우에 식각잔류물이 없는 것이 관찰되었다.
따라서 포토레지스트를 사용한 이리듐 박막의 식각에는 클로린계 가스나 브롬계 가스보다 플로린계 가스를 사용하는 것이 유리함을 알수 있다. 그러나 C2F6/Ar 가스의 경우에는 식각 후 깨끗한 프로파일은 얻을 수 있으나 식각속도가 느리기 때문에 이를 개선하기 위하여, 일정량의 Cl2가스가 첨가된 C2F6/Cl2/Ar의 혼합가스를 사용하는 것이 바람직하다. 식각가스로서 C2F6/Cl2의 비가 1 인 경우와, 2 인 경우의 식각프로파일이 도 15과 도 16에 각각 보여진다.
도 15과 도 16 에 도시된 바와 같은 결과의 식각조건은 다음과 같다.
식각가스는 30의 C2F6/Cl2에 70의 Ar 가스의 혼합가스이며, 도 15의 경우는 C2F6와 Cl2의 비율이 1 : 1 이며, 도 16의 경우는 2 : 1이다. 여기에서 식각장치로서는 역시 유도결합플라즈마 식각장치를 적용하였고, 코일 RF 파워는 700W, 가스압력은 5mTorr, 기판에 대한 바이어스 전압은 300V, 전체 유량은 30sccm 으로 설정하였다.
C2F6/Cl2의 비가 1 인 경우에는 도 15에 도시된 바와 같이, 식각된 이리듐 박막의 측벽에 약간의 잔류물들이 남아 있고, 2 인경우에는 도 16에 도시된 바와 같이 잔류물이 존재하지 않음을 알수 있다. 따라서, C2F6/Cl2/Ar의 혼합가스가 사용될경우에는 C2F6/Cl2의 비가 2 이상이 바람직하다.
상기와 같은 본 발명의 이리듐 전극 식각법의 특징은 마스크로서 포토레지스트를 적용하며, 기판을 가열하지 않고 상온에서 식각을 실시하며, 식각장치로서는 유도결합플라즈마를 이용하는 고밀도플라즈마 식각장치를 사용한다. 또한, 식각가스로서 C2F6/Ar(C2F6가스가 30이상), 또는 C2F6/Cl2/Ar((C2F6+Cl2)가스가 30이상, C2F6/Cl2가스비가 2 이상) 혼합가스를 이용하며, 식각조건으로서 코일 RF 파워가 500W이상, 가스압력은 10mTorr 이하, 기판에 인가되는 바이어스 전압은 200V 이상인 것으로 정리된다.
상기 플로린계 가스인 C2F6는 CF4, C3F8, SF6중의 어느 하나로 교체가 가능하다. 또한, 불활성가스인 Ar 은 He, Ne, Kr, N2중의 어느 하나로 교체가 가능하다. 한편, 상기한 바와 같이, 상기 기판을 가열하지 않은 상온의 상태에서 상기 금속박막을 식각을 진행하며, 상기 식각가스에 Cl2, BCl3, SiCl4등의 클로린계 가스가 더 포함되는 것이 바람직하며, 이때에 상기 불활성가스에 대한 플로린계가스와 클로린계 가스의 함량이 적어도 30이상인 것이 바람직하며, 특히, 상기 플로린계 가스/클로린계 가스의 비가 2 이상인 것이 특히 바람직하다.
종래의 귀금속 계열의 전극을 패터닝하기 위한 건식 식각방법에 의하면 기판을 고온으로 가열해야 하며, 식각가스로서 Cl2, BCl3등을 주로 사용하게 됨으로써패터닝된 전극의 표면에 식각잔류물이 잔류하는 것을 피할 수 없었다. 따라서, 종래에는 식각잔류물들을 제거하는 크리닝 공정이 필요하였다. 그러나, 본 발명에 의하여 이리듐박막을 식각할 때에, 식각 마스크로써 포토레지스트를 사용하여도 식각잔류물이 발생하지 않고, 기판을 고온으로 가열할 필요가 없다. 또한, 포토마스크에 대한 이리듐 전극의 선택성을 높일 수 있으므로, 양질의 식각 프로파일을 가지는 이리듐 전극을 형성할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적인 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 한해서 정해져야 할 것이다.

Claims (17)

  1. 기판에 이리듐 금속박막을 증착하는 단계;
    상기 금속박막에 소정 패턴의 포토레지스트 마스크를 형성하는 단계;
    불활성 가스와 플로린계 가스가 함유된 식각가스로 플라즈마를 발생시켜 상기 포토레지스트 마스크에 덮히지 않은 상기 금속박막을 상기 식각가스에 의해 소정 패턴으로 식각하는 단계;
    상기 포토레지스트 마스크를 제거하는 단계;를 포함하는 것을 특징으로 하는 이리듐 전극의 건식 식각방법.
  2. 제 1 항에 있어서,
    상기 플로린계 가스는 C2F6, CF4, C3F8, SF6중의 어느 하나를 포함하는 것을 특징으로 하는 이리듐 전극의 건식 식각방법.
  3. 제 1 항에 있어서,
    상기 불활성가스는 Ar, He, Ne, Kr, N2중의 어느 하나인 것을 특징으로 하는 이리듐 전극의 건식 식각방법.
  4. 제 2 항에 있어서,
    상기 불활성가스는 Ar, He, Ne, Kr, N2중의 어느 하나인 것을 특징으로 하는 이리듐 전극의 건식 식각방법.
  5. 제 1 항 내지 제 4 항 중의 어느 한 항에 있어서,
    상기 플라즈마는 유도결합플라즈마를 이용하는 고밀도 식각장치에 의해 발생시키는 것을 특징으로 하는 이리듐 전극의 건식 식각방법.
  6. 제 1 항 내지 제 4 항 중의 어느 한 항에 있어서,
    상기 기판을 가열하지 않은 상온의 상태에서 상기 금속박막을 식각하는 것을 특징으로 하는 이리듐 전극의 건식 식각방법.
  7. 제 5 항에 있어서,
    상기 기판을 가열하지 않은 상온의 상태에서 상기 금속박막을 식각하는 것을 특징으로 하는 이리듐 전극의 건식 식각방법.
  8. 제 1 항 내지 제 4 항 및 제 7 항 중의 어느 한 항에 있어서,
    상기 식각가스 중의 플로린계 가스가 적어도 30이상 함유되어 있는 것을 특징으로 하는 이리듐 전극의 건식 식각방법.
  9. 제 5 항에 있어서,
    상기 식각가스 중에 플로린계 가스가 적어도 30이상 함유되어 있는 것을 특징으로 하는 이리듐 전극의 건식 식각방법.
  10. 제 6 항에 있어서,
    상기 식각가스 중에 플로린계 가스가 적어도 30이상 함유되어 있는 것을 특징으로 하는 이리듐 전극의 건식 식각방법.
  11. 제 1 항 내지 제 4 항 중의 어느 한 항에 있어서,
    상기 식각가스에 클로린계 가스가 더 포함되는 것을 특징으로 하는 이리듐 전극의 건식 식각방법.
  12. 제 11 항에 있어서,
    상기 불활성가스에 대한 플로린계가스와 클로린계 가스의 함량이 적어도 30이상인 것을 특징으로 하는 이리듐계 전극의 건식 식각방법.
  13. 제 12 항에 있어서,
    상기 플로린계 가스/클로린계 가스의 비가 2 이상인 것을 특징으로 하는 이리듐 전극의 건식 식각방법.
  14. 제 11 항에 있어서,
    상기 클로린계 가스는 Cl2, BCl3, SiCl4중의 어느 하나인 것을 특징으로 하는 이리듐 전극의 건식 식각방법.
  15. 제 12 항에 있어서,
    상기 클로린계 가스는 Cl2, BCl3, SiCl4중의 어느 하나인 것을 특징으로 하는 이리듐 전극의 건식 식각방법.
  16. 제 5 항에 있어서,
    상기 플라즈마 식각장치의 코일 RF 파워는 500W 이상이며, 가스압력은10mTorr 이하, 상기 기판의 바이어스 전압은 200 볼트이상으로 설정하는 것을 특징으로 하는 이리듐 전극의 건식 식각방법.
  17. 제 1 항에 있어서,
    상기 표토레지스트 마스크의 제거는 산소 플라즈마를 이용하는 것을 특징으로 하는 이리듐 전극의 건식 식각방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100825130B1 (ko) * 2001-07-06 2008-04-24 어플라이드 머티어리얼스, 인코포레이티드 금속 에칭 공정 동안 플라즈마 에칭 챔버내에서 파티클을감소시키는 방법
US8513103B2 (en) 2010-11-08 2013-08-20 SK Hynix Inc. Method for manufacturing vertical transistor having buried junction

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7727777B2 (en) * 2002-05-31 2010-06-01 Ebrahim Andideh Forming ferroelectric polymer memories
TW201104903A (en) * 2009-07-27 2011-02-01 Solapoint Corp Method for manufacturing photodiode device
KR101096835B1 (ko) * 2010-01-08 2011-12-22 주식회사 하이닉스반도체 반도체 소자의 형성 방법
US9224592B2 (en) * 2013-09-12 2015-12-29 Texas Intruments Incorporated Method of etching ferroelectric capacitor stack
JP6327295B2 (ja) 2015-08-12 2018-05-23 セントラル硝子株式会社 ドライエッチング方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3186031B2 (ja) * 1995-04-21 2001-07-11 セントラル硝子株式会社 エッチングガス
KR100255660B1 (ko) * 1997-01-29 2000-05-01 윤종용 이리듐막의 식각 방법
JP2001053064A (ja) * 1999-08-11 2001-02-23 Nec Corp ドライエッチング方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100825130B1 (ko) * 2001-07-06 2008-04-24 어플라이드 머티어리얼스, 인코포레이티드 금속 에칭 공정 동안 플라즈마 에칭 챔버내에서 파티클을감소시키는 방법
US8513103B2 (en) 2010-11-08 2013-08-20 SK Hynix Inc. Method for manufacturing vertical transistor having buried junction

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