JP2003282844A - ハードマスク及びCl2/N2/O2及びCl2/CHF3/O2の化学的性質を利用するIr及びPZTのプラズマエッチング - Google Patents

ハードマスク及びCl2/N2/O2及びCl2/CHF3/O2の化学的性質を利用するIr及びPZTのプラズマエッチング

Info

Publication number
JP2003282844A
JP2003282844A JP2003066300A JP2003066300A JP2003282844A JP 2003282844 A JP2003282844 A JP 2003282844A JP 2003066300 A JP2003066300 A JP 2003066300A JP 2003066300 A JP2003066300 A JP 2003066300A JP 2003282844 A JP2003282844 A JP 2003282844A
Authority
JP
Japan
Prior art keywords
layer
etching
pzt
hard mask
ferroelectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2003066300A
Other languages
English (en)
Inventor
Chentsau Ying
チェンツァウ・イン
Tomoyuki Sakoda
トモユキ サコダ
Chiu Chi
チウ・チ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Agilent Technologies Inc
Texas Instruments Inc
Original Assignee
Applied Materials Inc
Agilent Technologies Inc
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc, Agilent Technologies Inc, Texas Instruments Inc filed Critical Applied Materials Inc
Publication of JP2003282844A publication Critical patent/JP2003282844A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/55Capacitors with a dielectric comprising a perovskite structure material

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Materials Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】FeRAMセルを高密度かつ高スループットで
製造するには、精密かつ効率的なエッチングプロセスが
必要である。 【解決手段】PZTをエッチングし、かつ/または、Ir
/IrOx電極(350/355,300/335)を備えた、強誘
電体コンデンサー及びPZT強誘電体層(340)を形成するた
めのプロセスは、チタン含有ハードデスク(360)、塩素
/酸素系プラズマ、通常約350℃のホット基板を使用す
る。エッチングプロセスは、PZT層(240)のエッチン
グのために、塩素/酸素系のプラズマにCHFのよう
なふっ素含有化合物を加え、かつIr層(350/330)を
エッチングするときに、側壁プロファイルを改善するた
めに窒素を加える。塩素/酸素系のプラズマは、Ir及
びPZT層に対して高いエッチング速度かつハードマス
ク(360)に対して低いエッチング速度を有する良好な選
択性を提供する。

Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は、強誘電体コンデン
サの製造方法及びPZT層のパターンを形成する方法に
関する。 【0002】 【従来の技術】強誘電体ランダムアクセスメモリ(Fe
RAM)は、データを蓄えるために強誘電体材料に存続
する電界を利用する不揮発性メモリである。図1は、典
型的なFeRAMセル100を示しており、このFeR
AMセルは、半導体基板140上に形成された頂部電極
110、強誘電体層120及び底部電極130を有する
強誘電体コンデンサを含む。一般に基板140における
及びFeRAMセル100の上にある構造部における回
路素子(図示せず)は、FeRAMセル100へのデー
タの書込み及びここからのデータの読取りを可能にす
る。 【0003】FeRAMセル100への書込む動作は、
頂部及び底部電極110及び130に書込み電圧を加え
る。書込まれるデータに依存してセットされる書込み電
圧は、電極110及び130を帯電し、強誘電体層12
0を分極する。書込み電圧を取り除いた後に、存続する
分極は、強誘電体層120内に残り、かつ前に供給され
た書込み電圧に関連するデータ値を表示する。読取り動
作は、強誘電体層120における残留分極及び電極11
0及び130上におけるなんらかの電荷から生じる電圧
を検出する。 【0004】ジルコン酸チタン酸鉛(すなわちPb(Z
Ti1−x)O又はPZT)のような現在望まし
い強誘電体材料は、一般に相当な量の活性酸素を含み、
この活性酸素は、集積回路製造プロセスの間に、回りの
材料と反応することがある。したがって強誘電体コンデ
ンサにおける電極は、一般に酸素に抗する金属、例えば
白金(Pt)、パラジウム(Pd)、ルテニウム(R
u)又はイリジウム(Ir)のような貴金属から製造さ
れる。 【0005】図1の図示した例において、FeRAMセ
ル100は、強誘電体層120にPZTを、かつ電極1
10及び130にイリジウムを利用する。さらに特定す
れば、頂部電極110は、イリジウム層112、及びP
ZT層120に隣接するイリジウム酸化物(IrOx)
層114を含む。同様に底部電極120は、イリジウム
層132、及びPZT層120に隣接するイリジウム酸
化物層134を含む。典型的には障壁層136が、ボン
ディングを改善するために、かつ層132から基板14
0へのIrの拡散を又はさもなければ基板140との相
互作用を防止するために、Ir層132と基板140と
の間にある。 【0006】FeRAMセル100のようなFeRAM
の製造は、一般にIrのような貴金属及びPZTのよう
な強誘電体材料のパターン形成されていない層の形成、
及びそれから分離したFeRAMセルを形成するために
層のパターン形成を含む。例えばそれぞれのFeRAM
セルが臨界寸法におけるミクロンより小さい高密度メモ
リを有する装置の製造は、電極及び強誘電体層のパター
ン形成のために精密エッチングプロセスを必要とする。 【0007】反応性イオンエッチング(RIE)又はプ
ラズマエッチングが、小さな形状を正確にエッチングす
ることを必要とするプロセスのためにしばしば選択され
る。FeRAMのためにエッチングプロセスは、一連の
種々の材料を通してエッチングした後に、適当な側壁プ
ロファイルを生じかつ維持するために必要である。追加
的に電極と強誘電体層とのエッチングの間に最小数のマ
スク及び最小のプロセスパラメータ変化は、製造プロセ
スを簡単化することができ、かつ高いスループットを提
供することができる。 【0008】 【発明が解決しようとする課題】この要求又は目的を考
慮して、FeRAMセルを製造するために効率的なエッ
チングプロセスが求められる。 【0009】 【課題を解決するための手段】本発明の様相によれば、
強誘電体コンデンサのための製造方法は、イリジウム及
びPZT層をエッチングするために、チタン(Ti)、
チタン窒化物(TiN)、チタン酸化物(TiO)又は
チタンアルミニウム窒化物(TiAlN)のような材料
を含む同じハードマスクを利用する。Ir及びPZTは
両方共、Cl/Oを基礎とする化学的性質を利用し
て高い基板温度(例えば350°C)においてプラズマ
エッチングされる。プロセスは、PZTエッチングのた
めにCl /O系の化学的環境にCHF又はその他
のふっ素含有ガスを加え、かつIrエッチングのために
Cl/O系の化学的環境にNを加える。Ir及び
PZTのためのエッチングプロセスにおける類似性は、
高いスループットでの装置製造を可能にする。 【0010】本発明の1つの特定の実施例は、基板、イ
リジウムのような材料を含む電極層、及びPZTのよう
な強誘電体材料を含む強誘電体層を含む構造上において
行なわれるプロセスである。このプロセスは、チタンの
ような材料を含むハードマスクを形成し、塩素及び酸素
を含む第1のプラズマにおいて電極層をエッチングし、
かつ塩素、酸素及びCHFのようなふっ素含有化合物
を含む第2のプラズマにおいて強誘電体層をエッチング
することを含んでいる。第1のプラズマは、ハードマス
クが画定する範囲において電極層を通してエッチングす
る。第2のプラズマは、同様にハードマスクが画定する
範囲において強誘電体層を通してエッチングする。一般
に強誘電体層は、電極層の間にサンドイッチされてお
り、かつ両方の電極層は、同じ化学的性質及び同じハー
ドマスクを利用してエッチングされる。エッチングが形
成する側壁のプロファイルを改善するために、第1のプ
ラズマに窒素又は不活性ガスを加えることができる。エ
ッチング速度を改善するために、基板は、電極及び強誘
電体層をエッチングする間に、250と450°Cとの
間の温度、望ましくは350°Cに加熱することができ
る。 【0011】本発明の別の実施例は、PZTの層のパタ
ーンを形成するためのプロセスである。このプロセス
は、PZT層の上にあるチタンを含む材料からハードマ
スクを形成し、かつ塩素、酸素及びCHFのようなふ
っ素含有化合物からなるプラズマにおいてPZT層をエ
ッチングする。ハードマスクが画定する範囲において、
プラズマは、PZT層を通してエッチングする。PZT
層をエッチングする間に、PZT層が存在する基板は、
250と450°Cとの間の温度に、望ましくは350
°Cに加熱される。 【0012】 【発明の実施の形態】異なった図面において用いられて
いる同じ参照符号は、類似又は同一の部分を指示してい
る。 【0013】製造プロセスは、分離したFeRAMセル
又は強誘電体コンデンサを形成するために、チタン含有
ハードマスク、塩素/酸素系のプラズマ、及びイリジウ
ム及びPZT層をエッチングするための熱い基板を利用
する。エッチングプロセスは、PZT層のエッチングの
ために、塩素/酸素系のプラズマにCHFのようなふ
っ素含有化合物を加え、かつIr層をエッチングすると
きに、塩素/酸素系のプラズマに窒素を加える。塩素/
酸素系のプラズマは、Ir及びPZT層に対して高いエ
ッチング速度を有しかつハードマスクに対して低いエッ
チング速度を有する良好な選択性を提供する。その結果
生じる強誘電体コンデンサは、サブミクロンの臨界寸法
及びほぼ垂直の側壁(例えばほぼ80°より大きい側壁
角度)を達成することができる。 【0014】図2は、基板210及び多重に堆積された
層を含む構造200を示しており、これらの層から本発
明によるエッチングプロセスは、強誘電体コンデンサを
形成することができる。典型的な実施例において、基板
210は、電気回路素子(図示せず)を含む処理された
シリコンウエーハであり、これらの電気回路素子は、基
板210上の絶縁酸化物層における開口を介して強誘電
体コンデンサに電気的に接続される。化学的蒸着(CV
D)及びスパッタリングのような一連の通常のプロセス
は、障壁層220、底部電極層230及び235、強誘
電体層240、頂部電極層250及び255、及びハー
ドマスク層260を、基板210上に順次堆積する。 【0015】障壁層220は、基板210と電極層23
0のようなその上にある層の拡散又は反応を減少し又は
防止する。障壁層220は、基板210とその上にある
層との間のボンディング又は付着も改善する。障壁層2
20に対して適当な材料は、Ti、TiN、TiO又は
TiAlNを含むが、これらに限定されるわけではな
く、これらは、通常の技術を利用して堆積することがで
きる。 【0016】図示した実施例において、強誘電体コンデ
ンサの電極は、イリジウム層230及び250及びイリ
ジウム酸化物層235及び255から形成されており、
これらの層は、従来の技術を利用して堆積することがで
きる。例えばアルゴンのような不活性ガスのイオン及び
イリジウムターゲットを利用するスパッタリングは、障
壁層220上にイリジウム層230を、又はイリジウム
酸化物層255上にイリジウム層250を形成すること
ができる。酸素イオン及びイリジウムターゲットを利用
するスパッタリングは、イリジウム層230上にイリジ
ウム酸化物層235を形成することができ、又は強誘電
体層240上にイリジウム酸化物層255を形成するこ
とができる。イリジウム酸化物層235及び255は、
任意選択的であるが、強誘電体層240からの活性酸素
と電極の相互作用を減少することによって装置の安定性
を改善することができる。 【0017】図2の実施例において、強誘電体層240
はPZTからなり、このPZTは、従来の技術を利用し
てイリジウム酸化物層235上に堆積することができ
る。 【0018】ハードマスク層260は、イリジウム層2
50の上にあり、かつ層260の上に製造することがで
きる層及び構造(図示せず)のために障壁層としての役
割も有す。したがってハードマスク層260は、障壁層
220と同じ材料からなることができるので、ハードマ
スク層260からハードマスクを製造する同じ装置及び
化学的環境を用いて、障壁層220をパターン形成する
ことができる。本実施例において、ハードマスク層26
0及び障壁層220は、TiAlN層である。 【0019】本発明の1つの様相によれば、ハードマス
ク260のパターン形成は、強誘電体コンデンサを形成
するために除去される層250、240及び230の部
分を画定するハードマスクを製造する。ハードマスク製
造のために、従来のフォトリソグラフィープロセスは、
ハードマスク層260の上にあるフォトレジストマスク
280を形成する。図2の実施例において、フォトレジ
ストマスク280は、サブミクロン寸法の形状を有し、
かつフォトリソグラフィープロセスは、フォトレジスト
の露光の間に反射を減少し、かつそれによりパターン形
成の精度を改善するために、底部反射防止コーティング
(BARC)270を利用する。フォトリソグラフィー
露光の後に、フォトレジストは、マスク280を残すた
めに現像される。 【0020】Applied Material In
c.から入手可能なDPS HTセンチュラ又はセンチ
ュラIIシステムのようなプラズマエッチング装置は、
分離した強誘電体コンデンサを形成するとき、第1にハ
ードマスクを形成し、かつそれからIr及びPZTを通
してエッチングするように、図2の構造200を処理す
る。図3は、図2の構造から形成された強誘電体コンデ
ンサ300の横断面図である。 【0021】図4は、構造200から強誘電体コンデン
サ300を形成するエッチングプロセスにおいて利用さ
れる装置400を示すブロック図である。システム40
0は、ウエーハを装着しかつ取り外すための装着ロック
ステーション410及び470、反応室内におけるチャ
ックに適正に取り付けるためにウエーハを配置する配向
ステーション420、冷間基板エッチングのために冷た
いチャックを有する連結解除プラズマ源(DPS)反応
室430、フォトレジスト引きはがしステーション44
0、熱間基板エッチングのために熱いチャックを有する
DSP反応室450、及び冷却ステーション460を含
む。ステーション410ないし480は、図4において
後に説明するエッチングプロセスにしたがった例として
の順序で現われるが、利用されるステーション又は装置
の数、順序及び機能が、組合せることができ、又は大幅
に変更することができ、かついぜんとして本発明により
維持されるエッチングプロセスを行なうことができるこ
とは、当業者にとって明らかであろう。 【0022】装置400を利用する例としてのエッチン
グプロセスにおいて、装着ロックステーション410
は、図2の構造200を含むウエーハを装着し、かつ装
着されたウエーハを整列及び配向のためにステーション
420に転送する。整列及び配向プロセスは、別の反応
室におけるチャックに取付けるためにこのウエーハを配
置し、かつウエーハを一貫して配向し、ウエーハの後続
の測定が、一貫して不均一なエッチングを受けるあらゆ
る範囲を識別することができるようにする。それから構
造200を含むウエーハは、エッチングのためにDPS
反応室430内の冷たいチャックに取付けられる。 【0023】図2の構造200のエッチングは、フォト
レジストマスク280が露光するBARC270の一部
を除去することによって始まる。本発明の実施例におい
て、BARC270は、有機化合物であり、この化合物
は、冷間(例えば15ないし80°C)基板プロセスに
おいて塩素及び酸素を含むプラズマを利用して除去する
ことができる。その他のエッチングプロセス及び化学品
でも、BARC270を除去することができるが、選ば
れるエッチングプロセスは一般に、利用されるBARC
の特定のタイプに依存する。 【0024】BARC270の露光された部分を除去し
た後に、ハードマスク層260(図2)におけるエッチ
ング開口は、ハードマスク360(図3)を形成してい
る。本実施例において、ハードマスク360は、TiA
lNからなり、このTiAlNは、冷間基板プロセス又
はTiAlNをエッチングするために適当ななんらかの
その他のエッチングプロセスにおいて、Cl及びBC
の混合物からなるプラズマを利用して効果的にエッ
チングすることができる。BARC270及びハードマ
スク層260についてここに記載した冷間基板エッチン
グプロセスの利点は、BARC270及びハードマスク
の開口の除去が、同じ基板温度、例えば60°Cを利用
して、同じDPS反応室430内において行なうことが
できることにある。 【0025】反応室430におけるエッチングがハード
マスク360を形成した後に、ウエーハは、ステーショ
ン440に動かされ、ここにおいてフォトレジストマス
ク280及びBARC270の残りの部分は、従来の技
術を利用して構造から引きはがされる。フォトレジスト
の引きはがしは、層250ないし220の上にあるハー
ドマスク360を残す。それからウエーハは、反応室4
50に動かされる。 【0026】DPS反応室450は、頂部電極層250
及び255、強誘電体層240、及び底部電極層235
及び230の部分を除去するために、塩素/酸素系のプ
ラズマを利用して熱いチャックのエッチングプロセスの
ために設定されている。熱いチャックは、ほぼ250と
450°Cとの間の上の温度まで、かつ望ましくはほぼ
350°Cの温度まで、基板210を加熱する。 【0027】イリジウム及びイリジウム酸化物層をエッ
チングするために、プラズマ室450内への塩素及び酸
素の流れ内に窒素が導入される。ハードマスク360に
おけるTiAlNと酸素の相互作用は、電極層250及
び255におけるイリジウムをエッチングするための選
択度を改善するハードマスク360上の保護層を形成す
ると信じられている。プラズマ内の窒素は、イリジウム
及びイリジウム酸化物電極領域350及び355にエッ
チングプロセスが形成する側壁のプロファイルを改善す
るとわかった。クリプトン又はアルゴンのような不活性
ガスを加えることは、側壁プロファイルを改善すること
ができるが、このプロセスにおける窒素の添加は、不活
性ガスを利用して達成されるものよりすぐれた側壁プロ
ファイルを提供する。 【0028】頂部電極層を通してエッチングした後に、
CHF、CF又はSFのようなふっ素含有可能物
の流れは、PZT層240のエッチングのために開始さ
れる。とくにCHFは、ハードマスク360に対する
良好な選択度、及びエッチングプロセスの間に形成され
たPZT領域340に対する良好な側壁プロファイルを
提供する。 【0029】PZT層240を通してエッチングした後
に、プロセスは、ふっ素含有化合物に代えて窒素流を再
開し、かつ頂部電極層250及び255のために利用さ
れたものと同じ化学品を利用して、底部電極層235及
び230をエッチングする。その結果生じる底部電極
は、図3に示すような領域330及び335を含む。 【0030】熱いチャックエッチングプロセスが、障壁
層220まで下方にウエーハの露出した部分(すなわち
層235及び230)をエッチングした後に、ウエーハ
は、最終的な冷たいチャックエッチングプロセスのため
にDPS室430に戻し転送される。最終的なエッチン
グ操作は、冷間基板プラズマエッチングプロセスであ
り、このプロセスは、障壁領域320(図3)を残すた
めに、障壁層220(図2)の露出した部分を取り除
く。図4は、ハードマスク層260と障壁層220とを
エッチングするために同じ反応室430を利用すること
を示している。なぜなら障壁層220のエッチングは、
ハードマスク層260のエッチングと実質的に同じであ
るからである。その代わりに障壁層220のエッチング
は、それぞれの層の組成にしたがって前記のプロセス又
は異なったプロセスを利用して、分離した反応室におい
て行なってもよい。 【0031】このエッチング操作の後に、図3の構造を
有するウエーハは、冷却室460に転送され、かつそれ
から取り外しのために装着ロック410に転送される。 【0032】表1は、BARC層270、TiAlN層
220及び260、Ir/IrOx層230/235及
び250/255及びPZT層240をエッチングする
ために、これらの層が表1に指示された厚さを有する場
合に、センチュラIIプラズマエッチング装置において
行なうことができる例としてのエッチングプロセスのた
めのエッチングパラメータを示している。表1におい
て、電力設定X/Yは、コイルインダクタンスにおける
RF電力のXワット、及びペデスタルにわたるRF電力
のYワットを指示している。コイルインダクタンス及び
ペデスタル両方に対するRF周波数は、一般にほぼ10
0kHzと300MHzとの間ある。 【0033】 【表1】 【0034】図2の構造200に適用されたときに、表
1の例としてのエッチングパラメータは、Ir又はIr
Oxの除去に対して85nm/minより高いエッチン
グ速度、及びPZTの除去に対して100nm/min
より高いエッチング速度を提供する。Ir、IrOx及
びPZTの除去の間のハードマスク360に対するエッ
チング速度は、20倍以上低い。追加的にエッチングプ
ロセスは、82°より大きいIr及びPZT側壁勾配を
達成する。 【0035】特定の実施例を引用して本発明を説明した
とはいえ、説明は、本発明の応用の1つの例にすぎず、
かつ限定と解するものではない。開示した実施例の特徴
の種々の適用及び組合せは、特許請求の範囲によって定
義された本発明の権利範囲内にある。以下においては、
本発明の種々の構成要件の組み合わせからなる例示的な
実施態様を示す。 1.基板(210)上に電極層(230,250)及び
強誘電体層(240)を含む構造(200)を形成し、
前記電極層(230,250)及び前記強誘電体層(2
40)の上にあるハードマスク(360)を形成し、塩
素及び酸素を含む第1のプラズマにおいて前記電極層
(230,250)をエッチングし、その際、前記ハー
ドマスク(360)が画定する範囲において、前記第1
のプラズマが、前記電極層(230,250)を通して
エッチングし、かつ塩素、酸素及びふっ素含有化合物を
含む第2のプラズマにおいて前記強誘電体層(240)
をエッチングし、その際、前記ハードマスク(360)
が画定する範囲において、前記第2のプラズマが、前記
強誘電体層(240)を通してエッチングすることから
なる、強誘電体コンデンサの製造方法。 2.前記第1のプラズマが、さらに窒素を含む、上項1
に記載の方法。 3.前記電極層(230,250)がイリジウムを含
み、かつ前記強誘電体層(240)がPZTを含む、上
項1又は2に記載の方法。 4.前記ふっ素含有化合物がCHFを含む、上項1、
2又は3に記載の方法。 5.前記ハードマスク(360)が、チタン、チタン酸
化物、チタン窒化物及びチタンアルミニウム窒化物から
なるグループから選択された材料を含む、上項1ないし
4のいずれか1つに記載の方法。 6.前記電極層(230,250)及び前記強誘電体層
(240)をエッチングする間に、前記基板(210)
を250と450°Cとの間の温度に維持することをさ
らに含む、上項1ないし5のいずれか1つに記載の方
法。 7.前記電極層(250)が前記強誘電体層(240)
の上にあり、かつ前記強誘電体層(240)のエッチン
グが、前記電極層(250)を通してエッチングされた
開口を通して起こり、前記構造が、前記強誘電体層(2
40)の下にある第2の電極層(230)を含み、かつ
前記強誘電体層(240)を通してエッチングした後
に、前記方法が、さらに塩素及び酸素を含む第3のプラ
ズマにおいて前記第2の電極層(230)をエッチング
することを含み、その際、前記ハードマスク(360)
が画定する範囲において、前記第3のプラズマが、前記
第2の電極層(230)を通してエッチングすることか
らなる、上項1ないし6のいずれか1つに記載の方法。 8.PZT層(240)の上にあるチタンを含む材料か
らハードマスク(360)を形成し、かつ塩素、酸素及
びふっ素含有化合物を含む混合物のプラズマにおいて前
記PZT層(240)をエッチングし、その際、前記ハ
ードマスク(360)が画定する範囲において、前記プ
ラズマが、前記PZT層(240)を通してエッチング
することからなる、PZT層(240)をパターニング
する方法。 9.前記ふっ素含有化合物がCHFを含む、上項8に
記載の方法。 10.前記PZT層(240)をエッチングする間に、
前記PZT層(240)が存在する基板(210)を2
50と450°Cとの間の温度に維持することをさらに
含む、上項8又は9に記載の方法。 【発明の効果】FeRAMセルの製造において、Ir及
びPZTのためのエッチングプロセスにおける類似性に
より、高いスループットが実現できる。
【図面の簡単な説明】 【図1】強誘電体コンデンサの横断面図である。 【図2】強誘電体コンデンサを形成するための本発明の
実施例によるエッチングプロセスのために準備された構
造の横断面図である。 【図3】本発明の実施例によるプロセスによって形成さ
れた強誘電体コンデンサの横断面図である。 【図4】本発明の実施例によるプロセスにおいて利用さ
れるエッチング装置を図示するブロック図である。 【符号の説明】 200 構造 210 基板 230 第2の電極層 240 強誘電体層 250 第1の電極層 360 ハードマスク
───────────────────────────────────────────────────── フロントページの続き (71)出願人 502456909 テキサス インスツルメンツ インコーポ レイテッド アメリカ合衆国テキサス州ダラス、ティー アイ ブールバード 12500 (71)出願人 390040660 アプライド マテリアルズ インコーポレ イテッド APPLIED MATERIALS,I NCORPORATED アメリカ合衆国 カリフォルニア州 95054 サンタ クララ バウアーズ ア ベニュー 3050 (72)発明者 チェンツァウ・イン アメリカ合衆国カリフォルニア州95014, クパチーノ,ノース・ブラネイ・アベニュ ー・10370 (72)発明者 サコダ トモユキ 山梨県中巨摩郡敷島町中下条1123 (72)発明者 チウ・チ アメリカ合衆国カリフォルニア州95129, サンノゼ,ベントーク・レーン・1083 Fターム(参考) 5F004 AA09 BA04 DA00 DA04 DA11 DA25 DA26 DB00 EA28 EB02 EB08 5F083 FR01 JA15 JA38 JA40 JA43 PR03

Claims (1)

  1. 【特許請求の範囲】 【請求項1】基板(210)上に電極層(230,25
    0)及び強誘電体層(240)を含む構造(200)を
    形成し、 前記電極層(230,250)及び前記強誘電体層(2
    40)の上にあるハードマスク(360)を形成し、 塩素及び酸素を含む第1のプラズマにおいて前記電極層
    (230,250)をエッチングし、その際、前記ハー
    ドマスク(360)が画定する範囲において、前記第1
    のプラズマが、前記電極層(230,250)を通して
    エッチングし、かつ塩素、酸素及びふっ素含有化合物を
    含む第2のプラズマにおいて前記強誘電体層(240)
    をエッチングし、その際、前記ハードマスク(360)
    が画定する範囲において、前記第2のプラズマが、前記
    強誘電体層(240)を通してエッチングすることから
    なる、強誘電体コンデンサの製造方法。
JP2003066300A 2002-03-12 2003-03-12 ハードマスク及びCl2/N2/O2及びCl2/CHF3/O2の化学的性質を利用するIr及びPZTのプラズマエッチング Withdrawn JP2003282844A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/096,733 US20030176073A1 (en) 2002-03-12 2002-03-12 Plasma etching of Ir and PZT using a hard mask and C12/N2/O2 and C12/CHF3/O2 chemistry
US10/096733 2002-03-12

Publications (1)

Publication Number Publication Date
JP2003282844A true JP2003282844A (ja) 2003-10-03

Family

ID=28039062

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003066300A Withdrawn JP2003282844A (ja) 2002-03-12 2003-03-12 ハードマスク及びCl2/N2/O2及びCl2/CHF3/O2の化学的性質を利用するIr及びPZTのプラズマエッチング

Country Status (4)

Country Link
US (1) US20030176073A1 (ja)
JP (1) JP2003282844A (ja)
KR (1) KR20030074355A (ja)
DE (1) DE10256964A1 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006080276A1 (ja) * 2005-01-28 2006-08-03 Ulvac, Inc. キャパシタンス素子製造方法、エッチング方法
JP2007242929A (ja) * 2006-03-09 2007-09-20 Seiko Epson Corp 強誘電体メモリ装置の製造方法
JP2007299889A (ja) * 2006-04-28 2007-11-15 Oki Electric Ind Co Ltd 強誘電体素子の製造方法
US7927890B2 (en) 2007-06-18 2011-04-19 Fujitsu Semiconductor Limited Method of manufacturing a semiconductor device
US7981805B2 (en) 2008-02-22 2011-07-19 Canon Anelva Corporation Method for manufacturing resistance change element
US8102022B2 (en) 2007-06-14 2012-01-24 Fujitsu Semiconductor Limited Semiconductor device manufacturing method and semiconductor device
US9096937B2 (en) 2013-03-26 2015-08-04 Tokyo Electron Limited Method for etching film having transition metal

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100456698B1 (ko) * 2002-09-04 2004-11-10 삼성전자주식회사 강유전체 메모리 소자의 제조 방법
US20040072442A1 (en) * 2002-10-15 2004-04-15 Francis Gabriel Celii Low-bias bottom electrode etch for patterning ferroelectric memory elements
US7250349B2 (en) * 2003-03-06 2007-07-31 Texas Instruments Incorporated Method for forming ferroelectric memory capacitor
JP4243853B2 (ja) * 2004-06-08 2009-03-25 セイコーエプソン株式会社 強誘電体キャパシタの製造方法、および強誘電体メモリの製造方法
JP4025316B2 (ja) * 2004-06-09 2007-12-19 株式会社東芝 半導体装置の製造方法
JP2006313833A (ja) 2005-05-09 2006-11-16 Seiko Epson Corp 強誘電体キャパシタの形成方法、強誘電体キャパシタおよび電子デバイス
JP2007214353A (ja) * 2006-02-09 2007-08-23 Oki Electric Ind Co Ltd 強誘電体キャパシタの製造方法及び半導体記憶装置の製造方法
JP5028829B2 (ja) * 2006-03-09 2012-09-19 セイコーエプソン株式会社 強誘電体メモリ装置の製造方法
JP4438963B2 (ja) * 2006-11-29 2010-03-24 セイコーエプソン株式会社 強誘電体キャパシタ
US9224592B2 (en) * 2013-09-12 2015-12-29 Texas Intruments Incorporated Method of etching ferroelectric capacitor stack
US10003022B2 (en) 2014-03-04 2018-06-19 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell structure with conductive etch-stop layer
US10873023B2 (en) * 2016-03-31 2020-12-22 Crossbar, Inc. Using aluminum as etch stop layer
US11282746B2 (en) 2019-12-27 2022-03-22 Micron Technology, Inc. Method of manufacturing microelectronic devices, related tools and apparatus

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3122579B2 (ja) * 1994-07-27 2001-01-09 シャープ株式会社 Pt膜のエッチング方法
KR100322695B1 (ko) * 1995-03-20 2002-05-13 윤종용 강유전성캐패시터의제조방법
JP3388089B2 (ja) * 1996-04-25 2003-03-17 シャープ株式会社 不揮発性半導体メモリ素子の製造方法
KR100252047B1 (ko) * 1997-11-13 2000-04-15 윤종용 하드마스크를 이용한 금속층 식각방법
US6265318B1 (en) * 1998-01-13 2001-07-24 Applied Materials, Inc. Iridium etchant methods for anisotropic profile
JP2000133633A (ja) * 1998-09-09 2000-05-12 Texas Instr Inc <Ti> ハ―ドマスクおよびプラズマ活性化エッチャントを使用した材料のエッチング方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006080276A1 (ja) * 2005-01-28 2006-08-03 Ulvac, Inc. キャパシタンス素子製造方法、エッチング方法
JPWO2006080276A1 (ja) * 2005-01-28 2008-06-19 株式会社アルバック キャパシタンス素子製造方法、エッチング方法
JP2007242929A (ja) * 2006-03-09 2007-09-20 Seiko Epson Corp 強誘電体メモリ装置の製造方法
JP2007299889A (ja) * 2006-04-28 2007-11-15 Oki Electric Ind Co Ltd 強誘電体素子の製造方法
US8102022B2 (en) 2007-06-14 2012-01-24 Fujitsu Semiconductor Limited Semiconductor device manufacturing method and semiconductor device
US8513100B2 (en) 2007-06-14 2013-08-20 Fujitsu Semiconductor Limited Semiconductor device manufacturing method and semiconductor device
US7927890B2 (en) 2007-06-18 2011-04-19 Fujitsu Semiconductor Limited Method of manufacturing a semiconductor device
US7981805B2 (en) 2008-02-22 2011-07-19 Canon Anelva Corporation Method for manufacturing resistance change element
US9096937B2 (en) 2013-03-26 2015-08-04 Tokyo Electron Limited Method for etching film having transition metal

Also Published As

Publication number Publication date
US20030176073A1 (en) 2003-09-18
KR20030074355A (ko) 2003-09-19
DE10256964A1 (de) 2003-10-16

Similar Documents

Publication Publication Date Title
JP2003282844A (ja) ハードマスク及びCl2/N2/O2及びCl2/CHF3/O2の化学的性質を利用するIr及びPZTのプラズマエッチング
US6436838B1 (en) Method of patterning lead zirconium titanate and barium strontium titanate
US6942813B2 (en) Method of etching magnetic and ferroelectric materials using a pulsed bias source
US6368517B1 (en) Method for preventing corrosion of a dielectric material
US20040007561A1 (en) Method for plasma etching of high-K dielectric materials
US20070056925A1 (en) Selective etch of films with high dielectric constant with H2 addition
JPH10326770A (ja) エッチングされたプラチナから再堆積隠蔽部を除去する方法
KR19980080224A (ko) 에칭되는 백금으로부터 재증착된 베일을 제거하기 위한 방법
KR20010034127A (ko) 이방성 플라티늄 프로화일을 위한 에칭 방법
US6296777B1 (en) Structuring process
US6911346B2 (en) Method of etching a magnetic material
JP2002537653A (ja) 異方性プロファイルのためのイリジウムエッチング方法
EP0925605A1 (en) Method and apparatus for etching a semiconductor wafer
US6315913B1 (en) Structuring method
CN100472730C (zh) 半导体装置的制造方法和制造系统
US7078161B2 (en) Plasma ashing process for removing photoresist and residues during ferroelectric device fabrication
KR100338808B1 (ko) 이리듐(Ir) 전극의 건식 식각방법
Wuu et al. Etching characteristics and mechanism of Ba0. 7Sr0. 3TiO3 thin films in an inductively coupled plasma
JP2006060203A (ja) FeRAM用途のためのPt/PGOエッチングプロセス
JP2003257950A (ja) 難エッチ材のエッチング方法及びそれを用いた半導体製造方法及び装置
JP3358179B2 (ja) ポリシリコン層のプラズマ・エッチング方法
JPH113881A (ja) アッシング方法及び装置
JPH07335622A (ja) ドライエッチング方法
JP2003031581A (ja) 半導体装置及びその製造方法
KR20000042490A (ko) 반도체소자의 저장전극 제조방법

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20060606