JPH113881A - アッシング方法及び装置 - Google Patents
アッシング方法及び装置Info
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- JPH113881A JPH113881A JP15391197A JP15391197A JPH113881A JP H113881 A JPH113881 A JP H113881A JP 15391197 A JP15391197 A JP 15391197A JP 15391197 A JP15391197 A JP 15391197A JP H113881 A JPH113881 A JP H113881A
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Abstract
(57)【要約】
【目的】 本発明は、金属層のエッチング工程で付着し
た残さを除去し、信頼性の高い半導体装置を提供するこ
とを目的とする。 【構成】 半導体ウェハ上に形成された金属層の上に選
択的にフォトレジスト層を形成し、フォトレジスト層に
覆われない金属層をドライエッチングする工程と、プラ
ズマ化した反応ガスによりフォトレジスト層を半導体ウ
ェハ上から除去するものであって、プラズマ電位に対し
て半導体ウェハの電位を低くし、かつ半導体ウェハと平
行な方向に磁場をかけた状態で、フォトレジスト層を除
去する工程からなることを特徴とするアッシング方法。
た残さを除去し、信頼性の高い半導体装置を提供するこ
とを目的とする。 【構成】 半導体ウェハ上に形成された金属層の上に選
択的にフォトレジスト層を形成し、フォトレジスト層に
覆われない金属層をドライエッチングする工程と、プラ
ズマ化した反応ガスによりフォトレジスト層を半導体ウ
ェハ上から除去するものであって、プラズマ電位に対し
て半導体ウェハの電位を低くし、かつ半導体ウェハと平
行な方向に磁場をかけた状態で、フォトレジスト層を除
去する工程からなることを特徴とするアッシング方法。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置のアッ
シング方法に関し、より詳しくは、蒸気圧の低い金属を
エッチングした後、パターニングの際にマスクとして使
用し不要となったフォトレジスト層をアッシングにより
半導体ウェハ上から除去する工程を含むアッシング方法
及びその装置に関する。
シング方法に関し、より詳しくは、蒸気圧の低い金属を
エッチングした後、パターニングの際にマスクとして使
用し不要となったフォトレジスト層をアッシングにより
半導体ウェハ上から除去する工程を含むアッシング方法
及びその装置に関する。
【０００２】
【従来の技術】従来から、ＰＺＴ（PbZrx Ti1-x O3）な
どの強誘電体が、ＦＲＡＭ（Ferroelectric Random Acc
ess Memory）のメモリセルのキャパシタ絶縁膜に適用さ
れている。また、ＳＴＯ（SrTiO3）などの高誘電体が、
ＤＲＡＭのキャパシタ絶縁膜として使用が検討されてい
る。
どの強誘電体が、ＦＲＡＭ（Ferroelectric Random Acc
ess Memory）のメモリセルのキャパシタ絶縁膜に適用さ
れている。また、ＳＴＯ（SrTiO3）などの高誘電体が、
ＤＲＡＭのキャパシタ絶縁膜として使用が検討されてい
る。
【０００３】キャパシタ絶縁膜にＰＺＴ膜やＳＴＯ膜な
どの強誘電体や高誘電体の膜を使用した場合には、上下
２つのキャパシタ電極層を形成した後、製造工程におい
て受けた酸素欠乏などのダメージを回復するために、半
導体ウェハを酸素雰囲気中で高温で加熱する必要があ
る。このため電極の材料としては、酸化して絶縁膜を形
成しない白金（Ｐｔ）などの耐酸化性の高い金属や、た
とえ酸化しても高い導電性をもつイリジウム（Ｉｒ）や
ルテニウム（Ｒｕ）等が用いられている。
どの強誘電体や高誘電体の膜を使用した場合には、上下
２つのキャパシタ電極層を形成した後、製造工程におい
て受けた酸素欠乏などのダメージを回復するために、半
導体ウェハを酸素雰囲気中で高温で加熱する必要があ
る。このため電極の材料としては、酸化して絶縁膜を形
成しない白金（Ｐｔ）などの耐酸化性の高い金属や、た
とえ酸化しても高い導電性をもつイリジウム（Ｉｒ）や
ルテニウム（Ｒｕ）等が用いられている。
【０００４】図８(a) 〜(c) 、図９(a) 〜(c) は、上記
の白金等の電極となる金属層をエッチングして所望の形
状にする模式工程図である。図において、６０はシリコ
ン基板、６１は絶縁層、６２は白金よりなる金属層、６
３はフォトレジスト層を示す。まず、図８(a) に示すよ
うに、シリコン基板６０の上に絶縁層６１を形成する。
次に、絶縁層６１上にスパッタ法によって例えば白金を
約２０００Å堆積して白金よりなる金属層６２を形成す
る。
の白金等の電極となる金属層をエッチングして所望の形
状にする模式工程図である。図において、６０はシリコ
ン基板、６１は絶縁層、６２は白金よりなる金属層、６
３はフォトレジスト層を示す。まず、図８(a) に示すよ
うに、シリコン基板６０の上に絶縁層６１を形成する。
次に、絶縁層６１上にスパッタ法によって例えば白金を
約２０００Å堆積して白金よりなる金属層６２を形成す
る。
【０００５】更に、図８(b) に示すように、金属層６２
の上にフォトレジスト層６３を形成し、さらに、選択的
に露光・現像して、図８(c) に示すように、フォトレジ
スト層６３を目的の形状にパターニングする。この後、
図９(a) に示すように、フォトレジスト層６３をマスク
として、前記金属層６２を例えばＣｌ2 等のハロゲン系
のガス６４を用いた異方性ドライエッチングにてパター
ニングする。
の上にフォトレジスト層６３を形成し、さらに、選択的
に露光・現像して、図８(c) に示すように、フォトレジ
スト層６３を目的の形状にパターニングする。この後、
図９(a) に示すように、フォトレジスト層６３をマスク
として、前記金属層６２を例えばＣｌ2 等のハロゲン系
のガス６４を用いた異方性ドライエッチングにてパター
ニングする。
【０００６】次に、図９(b) に示すように、フォトレジ
スト層６３を酸素６５によるアッシングで取り除き、そ
の後、酸系または有機系の剥離液を用いた後処理を行っ
てアッシング残さを除去して、図９(c) の形状を得る。
スト層６３を酸素６５によるアッシングで取り除き、そ
の後、酸系または有機系の剥離液を用いた後処理を行っ
てアッシング残さを除去して、図９(c) の形状を得る。
【０００７】
【発明が解決しようとする課題】以上のような工程で
は、白金等の金属層を異方性エッチングの処理をすると
きに、エッチングされた金属がフォトレジストの側壁や
表面に再び付着したり、フォトレジストが金属原子と反
応してできた変質層が形成される。このような再付着層
又は変質層は、フォトレジストをアッシングで除去した
後も、電極上や側壁に残り、突起状の硬い残さとなる。
図１０は、従来の製造工程における電極上の残さを表し
た図である。図において、６０はシリコン基板、６１は
絶縁層、６２は白金層であり６６は白金層６２上の残さ
を示す。
は、白金等の金属層を異方性エッチングの処理をすると
きに、エッチングされた金属がフォトレジストの側壁や
表面に再び付着したり、フォトレジストが金属原子と反
応してできた変質層が形成される。このような再付着層
又は変質層は、フォトレジストをアッシングで除去した
後も、電極上や側壁に残り、突起状の硬い残さとなる。
図１０は、従来の製造工程における電極上の残さを表し
た図である。図において、６０はシリコン基板、６１は
絶縁層、６２は白金層であり６６は白金層６２上の残さ
を示す。
【０００８】この残さ６６は、フェンスと呼ばれ、ごみ
の原因となったり、カバレージの悪化、キャパシタの上
下電極の短絡といった種々の問題を引き起こす。この残
さ６６が含有する白金等の金属は蒸気圧が低く、アッシ
ング工程では除去されにくい。また、アッシングの後工
程で用いる酸系や有機系の剥離液によっても、除去され
にくい性質をもつ。
の原因となったり、カバレージの悪化、キャパシタの上
下電極の短絡といった種々の問題を引き起こす。この残
さ６６が含有する白金等の金属は蒸気圧が低く、アッシ
ング工程では除去されにくい。また、アッシングの後工
程で用いる酸系や有機系の剥離液によっても、除去され
にくい性質をもつ。
【０００９】そこで、上記残さ６６を除去する方法とし
て、例えば、特開平０５−１０９６６８や特開平０６−
０１３３５７では、Ａｒ等によるイオンミリングを用い
金属電極をエッチングした後、更に白金等の再付着層を
ミリングまたはプラズマエッチングで除去する方法が開
示されている。しかし、この方法ではいったん形成され
た残さを除去するための新たな工程を、フォトレジスト
除去のためのアッシング工程後に加えるものであるた
め、工程数が増加するという欠点を有する。
て、例えば、特開平０５−１０９６６８や特開平０６−
０１３３５７では、Ａｒ等によるイオンミリングを用い
金属電極をエッチングした後、更に白金等の再付着層を
ミリングまたはプラズマエッチングで除去する方法が開
示されている。しかし、この方法ではいったん形成され
た残さを除去するための新たな工程を、フォトレジスト
除去のためのアッシング工程後に加えるものであるた
め、工程数が増加するという欠点を有する。
【００１０】また、Ａｒ等を用いたミリングによるエッ
チングは、エッチングの終点を検知するのが困難という
欠点があり、必要以上にオーバーエッチングしてしまう
問題も生じる。そこで、本発明は、フォトレジスト層の
側壁や表面に残った白金等の再付着層あるいは金属分子
を含んだフォトレジストの変質層を除去するための新た
な工程を増加させることなく、かつ残さの残らない信頼
性の高い半導体装置を得ることを目的とする。
チングは、エッチングの終点を検知するのが困難という
欠点があり、必要以上にオーバーエッチングしてしまう
問題も生じる。そこで、本発明は、フォトレジスト層の
側壁や表面に残った白金等の再付着層あるいは金属分子
を含んだフォトレジストの変質層を除去するための新た
な工程を増加させることなく、かつ残さの残らない信頼
性の高い半導体装置を得ることを目的とする。
【００１１】
【課題を解決するための手段】上記問題点は、半導体ウ
ェハ上に形成された金属層の上に選択的にフォトレジス
ト層を形成する工程と、前記フォトレジスト層に覆われ
ない前記金属層をドライエッチング法によりエッチング
する工程と、反応性ガスのプラズマを発生させ、そのプ
ラズマにより前記フォトレジスト層を前記半導体ウェハ
上から除去するものであって、プラズマ電位に対して前
記半導体ウェハの電位を低くし、かつ前記半導体ウェハ
と平行な方向に磁場をかけた状態で、前記フォトレジス
ト層を除去する工程からなることを特徴とするアッシン
グ方法により解決される。
ェハ上に形成された金属層の上に選択的にフォトレジス
ト層を形成する工程と、前記フォトレジスト層に覆われ
ない前記金属層をドライエッチング法によりエッチング
する工程と、反応性ガスのプラズマを発生させ、そのプ
ラズマにより前記フォトレジスト層を前記半導体ウェハ
上から除去するものであって、プラズマ電位に対して前
記半導体ウェハの電位を低くし、かつ前記半導体ウェハ
と平行な方向に磁場をかけた状態で、前記フォトレジス
ト層を除去する工程からなることを特徴とするアッシン
グ方法により解決される。
【００１２】図１に本発明の原理を表す。図において、
１は半導体ウェハ、２は半導体ウェハ１上部のプラズマ
電極、３は半導体ウェハ１下部の電極、４は反応室内に
導入されるアッシングガス、５はプラズマ化されたアッ
シングガス、６は半導体ウェハ１のバイアス電源、７は
マッチング回路、８はプラズマを発生させるための高周
波電源である。
１は半導体ウェハ、２は半導体ウェハ１上部のプラズマ
電極、３は半導体ウェハ１下部の電極、４は反応室内に
導入されるアッシングガス、５はプラズマ化されたアッ
シングガス、６は半導体ウェハ１のバイアス電源、７は
マッチング回路、８はプラズマを発生させるための高周
波電源である。
【００１３】すなわち、本発明では、フォトレジストの
アッシング工程において、図１(a)に示すように、半導
体ウェハ１上部のプラズマが発生している部分のプラズ
マ電位９に対し、半導体ウェハ１の電位１０が低くなる
ように設定して、アッシング処理を行う。すると、半導
体ウェハ１の電位が上部のプラズマ電位９より低いた
め、アッシングガスのイオン５が半導体ウェハ１の方向
へ引きつけられ、電位差に相当するエネルギーでイオン
５が半導体ウェハ１上のフォトレジスト膜に入射する。
本発明者の実験によれば、例えば５００Ｖ以上の電位差
をつけることで残さを除去できることが分かった。
アッシング工程において、図１(a)に示すように、半導
体ウェハ１上部のプラズマが発生している部分のプラズ
マ電位９に対し、半導体ウェハ１の電位１０が低くなる
ように設定して、アッシング処理を行う。すると、半導
体ウェハ１の電位が上部のプラズマ電位９より低いた
め、アッシングガスのイオン５が半導体ウェハ１の方向
へ引きつけられ、電位差に相当するエネルギーでイオン
５が半導体ウェハ１上のフォトレジスト膜に入射する。
本発明者の実験によれば、例えば５００Ｖ以上の電位差
をつけることで残さを除去できることが分かった。
【００１４】さらに、図１(b) に示すように、半導体ウ
ェハ１の周囲に磁石１１を設け、半導体ウェハ１上に、
半導体ウェハ１と平行な方向１２へ、例えば１×１０-5
(gaus s)以上の磁場をかけることで、半導体ウェハの電
位に引かれてウェハに対して垂直に落ちてきたプラズマ
化されたアッシングガスのイオン５に半導体ウェハ１に
対して平行方向の運動成分がもたされ、アッシングガス
のイオン５は半導体ウェハ１に対して斜めに入射する。
このアッシングガスのイオン５と半導体ウェハ１上のフ
ォトレジスト膜との衝突の物理的衝撃によりフォトレジ
スト膜は斜めから削り取られる。このとき、フォトレジ
スト膜のみでなく、エッチング時にフォトフォトレジス
ト膜側壁や表面に付着した白金等を含んだ残さも、斜め
方向からのイオンの衝撃により削り取られる。即ち、プ
ラズマ化したアッシングガスのイオン５のエネルギーが
大きく、また斜め方向から衝突するため、フォトレジス
ト膜側壁の白金等の残さを効果的に除去することが可能
となる。
ェハ１の周囲に磁石１１を設け、半導体ウェハ１上に、
半導体ウェハ１と平行な方向１２へ、例えば１×１０-5
(gaus s)以上の磁場をかけることで、半導体ウェハの電
位に引かれてウェハに対して垂直に落ちてきたプラズマ
化されたアッシングガスのイオン５に半導体ウェハ１に
対して平行方向の運動成分がもたされ、アッシングガス
のイオン５は半導体ウェハ１に対して斜めに入射する。
このアッシングガスのイオン５と半導体ウェハ１上のフ
ォトレジスト膜との衝突の物理的衝撃によりフォトレジ
スト膜は斜めから削り取られる。このとき、フォトレジ
スト膜のみでなく、エッチング時にフォトフォトレジス
ト膜側壁や表面に付着した白金等を含んだ残さも、斜め
方向からのイオンの衝撃により削り取られる。即ち、プ
ラズマ化したアッシングガスのイオン５のエネルギーが
大きく、また斜め方向から衝突するため、フォトレジス
ト膜側壁の白金等の残さを効果的に除去することが可能
となる。
【００１５】
【発明の実施の形態】以下に本発明の実施の形態を説明
する。図２は、本発明を適用する誘導結合型プラズマア
ッシング装置を示す。図において、２０は石英ベルジャ
ーであり、２１はコイル状のアンテナ、２２は高周波電
源、２３はブロッキングコンデンサ、２４はマッチング
回路、２５はウェハバイアス電源、２６は半導体ウェ
ハ、２７はウェハ設置台、２８は磁石を示す。
する。図２は、本発明を適用する誘導結合型プラズマア
ッシング装置を示す。図において、２０は石英ベルジャ
ーであり、２１はコイル状のアンテナ、２２は高周波電
源、２３はブロッキングコンデンサ、２４はマッチング
回路、２５はウェハバイアス電源、２６は半導体ウェ
ハ、２７はウェハ設置台、２８は磁石を示す。
【００１６】図２に示すように、装置の上部に設けられ
たガス導入管２９からプラズマ発生部３１にアッシング
・ガス３０が導入される。プラズマ発生部３１を内部に
有する石英ベルジャー２０は、外周をアンテナ２１でコ
イル状に巻かれ、高周波電源２２から電力を投入して、
プラズマ発生部３１内に導入されたアッシング・ガス３
０をプラズマ化３３する。
たガス導入管２９からプラズマ発生部３１にアッシング
・ガス３０が導入される。プラズマ発生部３１を内部に
有する石英ベルジャー２０は、外周をアンテナ２１でコ
イル状に巻かれ、高周波電源２２から電力を投入して、
プラズマ発生部３１内に導入されたアッシング・ガス３
０をプラズマ化３３する。
【００１７】ウェハ処理部３２内では、半導体ウェハ２
６がウェハ設置台２７の上に固定されており、ウェハ設
置台２７はブロッキングコンデンサ２３を介してウェハ
バイアス電源２５と接続されている。半導体ウェハ２６
の周りの装置外周には、磁石２８が対向するように複数
配置され、半導体ウェハ２６と平行な方向３４に磁場を
かける。
６がウェハ設置台２７の上に固定されており、ウェハ設
置台２７はブロッキングコンデンサ２３を介してウェハ
バイアス電源２５と接続されている。半導体ウェハ２６
の周りの装置外周には、磁石２８が対向するように複数
配置され、半導体ウェハ２６と平行な方向３４に磁場を
かける。
【００１８】上記アッシング装置を用いて、以下に本発
明を適用した実施の形態を図３〜図７を使って説明す
る。図３〜図７は強誘電性キャパシタ構造を形成する工
程を表す。図において、４０はシリコン基板、４１はＳ
ｉＯ2 膜、４２はＳｉＮ層、４３はＳｉＯ2 膜、４４は
下部電極層、４５はキャパシタ絶縁層、４６は上部電極
層、４７はフォトレジスト層を示す。
明を適用した実施の形態を図３〜図７を使って説明す
る。図３〜図７は強誘電性キャパシタ構造を形成する工
程を表す。図において、４０はシリコン基板、４１はＳ
ｉＯ2 膜、４２はＳｉＮ層、４３はＳｉＯ2 膜、４４は
下部電極層、４５はキャパシタ絶縁層、４６は上部電極
層、４７はフォトレジスト層を示す。
【００１９】まず、図３(a) に示すように、シリコン基
板４０の上にＳｉＯ2 膜４１を形成し、これをＣＭＰ
（Chemical Mechanical Polish: 化学機械研磨) 法で平
坦化する。更に、この上にＳｉＮ層４２及びＳｉＯ2 層
４３をスパッタ法で順次堆積して形成する。次に、Ｓｉ
Ｏ2 層４３上にスパッタ法によって例えば白金を約２０
００Å堆積して下部電極層４４を形成し、その上にスパ
ッタ法にてＰＺＴ膜を約２５００Å成膜してキャパシタ
絶縁層４５を形成する。更に、スパッタ法によって例え
ば白金を約２０００Å堆積して上部電極層４６を形成す
る。次に、フォトリソグラフィ法によるパターニングの
ため、上部電極層４６の上にフォトレジスト層４７を形
成し、フォトレジスト層４７を露光現像しパターニング
する。
板４０の上にＳｉＯ2 膜４１を形成し、これをＣＭＰ
（Chemical Mechanical Polish: 化学機械研磨) 法で平
坦化する。更に、この上にＳｉＮ層４２及びＳｉＯ2 層
４３をスパッタ法で順次堆積して形成する。次に、Ｓｉ
Ｏ2 層４３上にスパッタ法によって例えば白金を約２０
００Å堆積して下部電極層４４を形成し、その上にスパ
ッタ法にてＰＺＴ膜を約２５００Å成膜してキャパシタ
絶縁層４５を形成する。更に、スパッタ法によって例え
ば白金を約２０００Å堆積して上部電極層４６を形成す
る。次に、フォトリソグラフィ法によるパターニングの
ため、上部電極層４６の上にフォトレジスト層４７を形
成し、フォトレジスト層４７を露光現像しパターニング
する。
【００２０】次に、このフォトレジスト層４７をマスク
として、上部電極層４６をＣｌ2 等のハロゲン系ガス４
８を用いた反応性イオンエッチングによりパターニング
する。次に、図２のアッシング装置のウェハ処理部３２
内に半導体ウェハ２６を入れて、温度を２００℃、圧力
１０mTorr に保ち、流量１２５sccmの酸素ガスをウェハ
処理室３２の上部にあるプラズマ生成部３１内に導入す
る。ここで、高周波電源２２により、アンテナ２１にＲ
Ｆをかけて、プラズマを発生させ、酸素ラジカルを生成
する。酸素ラジカルはウェハ処理部３２へと流れ、この
酸素ラジカルによって、不要となったフォトレジスト層
４７のアッシングが行われる。このとき、プラズマ電位
に対する半導体ウェハ電位を、例えば５００Ｖ程度低く
する。さらに半導体ウェハ２６上に水平に、例えば１×
１０-5(gauss) 以上の磁場をかけた状態で、アッシング
を行い、図３(b) に示すように、平行方向の運動成分が
もったアッシングガスのイオン４９によりフォトレジス
ト層４７を除去する。
として、上部電極層４６をＣｌ2 等のハロゲン系ガス４
８を用いた反応性イオンエッチングによりパターニング
する。次に、図２のアッシング装置のウェハ処理部３２
内に半導体ウェハ２６を入れて、温度を２００℃、圧力
１０mTorr に保ち、流量１２５sccmの酸素ガスをウェハ
処理室３２の上部にあるプラズマ生成部３１内に導入す
る。ここで、高周波電源２２により、アンテナ２１にＲ
Ｆをかけて、プラズマを発生させ、酸素ラジカルを生成
する。酸素ラジカルはウェハ処理部３２へと流れ、この
酸素ラジカルによって、不要となったフォトレジスト層
４７のアッシングが行われる。このとき、プラズマ電位
に対する半導体ウェハ電位を、例えば５００Ｖ程度低く
する。さらに半導体ウェハ２６上に水平に、例えば１×
１０-5(gauss) 以上の磁場をかけた状態で、アッシング
を行い、図３(b) に示すように、平行方向の運動成分が
もったアッシングガスのイオン４９によりフォトレジス
ト層４７を除去する。
【００２１】続いて図４(a) に示すように、酸系や有機
系の剥離液を用いた後処理を行い、アッシング残さを除
去する。その後、フォトレジスト膜５０を全体に堆積さ
せた後、露光現像し、図４(b)に示すような形状にフォ
トレジスト層５０をパターニングする。次に、フォトレ
ジスト層５０をマスクとして、キャパシタ絶縁層４５を
Ｃｌ2 等のハロゲン系ガス４８を用いた反応性イオンエ
ッチングによりパターニングを行う。
系の剥離液を用いた後処理を行い、アッシング残さを除
去する。その後、フォトレジスト膜５０を全体に堆積さ
せた後、露光現像し、図４(b)に示すような形状にフォ
トレジスト層５０をパターニングする。次に、フォトレ
ジスト層５０をマスクとして、キャパシタ絶縁層４５を
Ｃｌ2 等のハロゲン系ガス４８を用いた反応性イオンエ
ッチングによりパターニングを行う。
【００２２】更に、図５(a) に示すように、図３(b) で
行ったのと同じ条件で不要となったフォトレジスト層５
０のアッシングを行い、図５(b) に示す形状を得る。次
に、フォトレジスト膜５１を全体に堆積させた後、露光
現像し、図６(a) に示すような形状にフォトレジスト層
５１をパターニングし、このフォトレジスト層５１をマ
スクとして、下部電極層４４をＣｌ2 等のハロゲン系ガ
ス４８を用いた反応性イオンエッチングによりパターニ
ングを行う。
行ったのと同じ条件で不要となったフォトレジスト層５
０のアッシングを行い、図５(b) に示す形状を得る。次
に、フォトレジスト膜５１を全体に堆積させた後、露光
現像し、図６(a) に示すような形状にフォトレジスト層
５１をパターニングし、このフォトレジスト層５１をマ
スクとして、下部電極層４４をＣｌ2 等のハロゲン系ガ
ス４８を用いた反応性イオンエッチングによりパターニ
ングを行う。
【００２３】そして、図６(b) に示すように、図３(b)
で行ったのと同じ条件で不要となったフォトレジスト層
５１のアッシングを行い、図７(a) に示すような雛段形
状を得る。次に、形成したキャパシタ構造上に層間絶縁
膜５２を形成した後、キャパシタの上部電極４６と接続
をとるためのコンタクト５３を形成する。
で行ったのと同じ条件で不要となったフォトレジスト層
５１のアッシングを行い、図７(a) に示すような雛段形
状を得る。次に、形成したキャパシタ構造上に層間絶縁
膜５２を形成した後、キャパシタの上部電極４６と接続
をとるためのコンタクト５３を形成する。
【００２４】以上のような方法によりアッシングを行う
と、上部電極４６、キャパシタ絶縁膜４５、下部電極４
４上には問題となる残さは残らなかった。また、上記電
位差の条件を変え、プラズマ電位に対して半導体ウェハ
電位を１０００Ｖ低くしてフォトレジスト層のアッシン
グを行った場合も、残さは残らなかった。
と、上部電極４６、キャパシタ絶縁膜４５、下部電極４
４上には問題となる残さは残らなかった。また、上記電
位差の条件を変え、プラズマ電位に対して半導体ウェハ
電位を１０００Ｖ低くしてフォトレジスト層のアッシン
グを行った場合も、残さは残らなかった。
【００２５】また、上記磁場の大きさの条件を変え、半
導体ウェハ２６上に水平にかける磁場を２×１０-5(gau
ss) と大きくした状態でフォトレジスト層のアッシング
を行った場合も、残さは残らなかった。一方、プラズマ
電位と半導体ウェハ電位の差を設けず、半導体ウェハ２
６上には磁場をかけない状態でフォトレジスト層のアッ
シングを行った場合では、残さが残った。
導体ウェハ２６上に水平にかける磁場を２×１０-5(gau
ss) と大きくした状態でフォトレジスト層のアッシング
を行った場合も、残さは残らなかった。一方、プラズマ
電位と半導体ウェハ電位の差を設けず、半導体ウェハ２
６上には磁場をかけない状態でフォトレジスト層のアッ
シングを行った場合では、残さが残った。
【００２６】以上、本発明の具体的な実施の形態につい
て説明したが、本発明は、これら具体例のみに限定され
るべきものではない。本実施の形態では、アッシングガ
スとして酸素だけのものを用いたが、例えば酸素とＣＦ
4 、酸素と窒素、酸素とＨ2 Ｏとの混合ガスであっても
構わない。また、プラズマ電位に対する半導体ウェハの
電位の差、磁場の大きさ等は、種々の態様で実施するこ
とができ、多くの変形が可能である。
て説明したが、本発明は、これら具体例のみに限定され
るべきものではない。本実施の形態では、アッシングガ
スとして酸素だけのものを用いたが、例えば酸素とＣＦ
4 、酸素と窒素、酸素とＨ2 Ｏとの混合ガスであっても
構わない。また、プラズマ電位に対する半導体ウェハの
電位の差、磁場の大きさ等は、種々の態様で実施するこ
とができ、多くの変形が可能である。
【００２７】
【発明の効果】以上の通り、本発明によれば、金属層の
エッチング工程で、除去が困難なフォトレジストの側壁
や表面に残った白金の再付着層あるいは白金を含んだフ
ォトレジストの変質層を除去するために新たな工程を増
やすことなく、残さのない信頼性の高い強誘電性キャパ
シタの提供が可能である。
エッチング工程で、除去が困難なフォトレジストの側壁
や表面に残った白金の再付着層あるいは白金を含んだフ
ォトレジストの変質層を除去するために新たな工程を増
やすことなく、残さのない信頼性の高い強誘電性キャパ
シタの提供が可能である。
【図１】本発明の原理図である。
【図２】本発明に用いられるアッシング装置の概要であ
る。
る。
【図３】本発明の第１の実施の形態に係る模式工程断面
図（その１）である。
図（その１）である。
【図４】本発明の第１の実施の形態に係る模式工程断面
図（その２）である。
図（その２）である。
【図５】本発明の第１の実施の形態に係る模式工程断面
図（その３）である。
図（その３）である。
【図６】本発明の第１の実施の形態に係る模式工程断面
図（その４）である。
図（その４）である。
【図７】本発明の第１の実施の形態に係る模式工程断面
図（その５）である。
図（その５）である。
【図８】従来の金属層エッチングの模式工程断面図（そ
の１）である。
の１）である。
【図９】従来の金属層エッチングの模式工程断面図（そ
の２）である。
の２）である。
【図１０】従来の製造工程における電極上の残さを示す
図である。
図である。
１、２６ 半導体ウェハ ３、２７ ウェハ設置台 ６、２５ ウェハバイアス電源 ７、２４ マッチング回路 ８、２２ 高周波電源 １１、２８ 磁石 １２、３４ 磁場の方向 ２０ 石英ベルジャー ２１ アンテナ ２３ ブロッキングコンデンサ ３３ プラズマ ４０、６０ シリコン基板 ４１、４３ ＳｉＯ2 層 ４２ ＳｉＮ層 ４４、６２ 下部電極層 ４５ キャパシタ絶縁層 ４６ 上部電極層 ４７、５０、５１、６３ フォトレジスト層 ４８、６４ 金属層のエッチング・ガス ４９、６５ アッシングガスのイオン ５２ 層間絶縁膜 ５３ コンタクト ６１ 絶縁層 ６６ 残さ
Claims (5)
- 【請求項１】 半導体ウェハ上に形成された金属層の上
に選択的にフォトレジスト層を形成する工程と、前記フ
ォトレジスト層に覆われない前記金属層をドライエッチ
ング法によりエッチングする工程と、反応性ガスのプラ
ズマを発生させ、そのプラズマにより前記フォトレジス
ト層を前記半導体ウェハ上から除去するものであって、
プラズマ電位に対して前記半導体ウェハの電位を低く
し、かつ前記半導体ウェハと平行な方向に磁場をかけた
状態で、前記フォトレジスト層を除去する工程からなる
ことを特徴とするアッシング方法。 - 【請求項２】 前記金属層はＰｔ、Ｉｒ、Ｒｕ、Ｃｕ、
あるいはこれらを含む化合物であることを特徴とする請
求項１記載のアッシング方法。 - 【請求項３】 前記プラズマ電位と前記半導体ウェハの
電位の差は５００Ｖ以上であることを特徴とする請求項
１記載のアッシング方法。 - 【請求項４】 前記半導体ウェハにかける磁場は１×１
０-5(gauss) 以上であることを特徴とする請求項１記載
のアッシング方法。 - 【請求項５】 反応ガスをプラズマ化するプラズマ発生
部と、半導体ウェハに対しプラズマ処理を行うプラズマ
処理部と、前記プラズマ処理部に収容された前記半導体
ウェハに対しバイアスを与える電源と、前記半導体ウェ
ハの主表面に対しほぼ平行な方向に磁界を発生させる磁
石とを備えることを特徴とするプラズマ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15391197A JPH113881A (ja) | 1997-06-11 | 1997-06-11 | アッシング方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15391197A JPH113881A (ja) | 1997-06-11 | 1997-06-11 | アッシング方法及び装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH113881A true JPH113881A (ja) | 1999-01-06 |
Family
ID=15572806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15391197A Withdrawn JPH113881A (ja) | 1997-06-11 | 1997-06-11 | アッシング方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH113881A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6458602B1 (en) | 1999-01-26 | 2002-10-01 | Hitachi, Ltd. | Method for fabricating semiconductor integrated circuit device |
| JP2012023385A (ja) * | 1999-12-27 | 2012-02-02 | Lam Res Corp | 残存フォトレジスト及び残留側壁パッシベーションを除去する、その場でのポストエッチング工程 |
-
1997
- 1997-06-11 JP JP15391197A patent/JPH113881A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6458602B1 (en) | 1999-01-26 | 2002-10-01 | Hitachi, Ltd. | Method for fabricating semiconductor integrated circuit device |
| JP2012023385A (ja) * | 1999-12-27 | 2012-02-02 | Lam Res Corp | 残存フォトレジスト及び残留側壁パッシベーションを除去する、その場でのポストエッチング工程 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040907 |