JPH10507037A - 再蒸着を用いた構造体の形成方法 - Google Patents

Abstract

(57)【要約】 出発物質（５）のエッチング中に、この出発物質を基礎（１５）の側壁上に再蒸着させることによって、構造体を形成する方法が述べられている。出発物質は、キャパシタの電極中に形成された導電性物質層となる。導電性物質の複数の層（５０、５５）と誘電層（６０）が、キャパシタのような複層構造を形成するためにエッチングされる。

Description

【発明の詳細な説明】 再蒸着を用いた構造体の形成方法 発明の分野 本発明は半導体の製造に関し、さらに詳しくは、出発物質を再蒸着することに よって形成される構造体の製造に関する。 発明の背景 側壁パッシベーションは、化学蒸着中において構造体の側壁上で行われる。一 般に、側壁パッシベーションはマスクの完全性を高めるためにマスク強化用に用 いられ、それによりマスク部分自体がエッチング中に消耗するときに生じるアン ダーカットやその他のエッチングによる欠陥がなくなる。化学蒸着部分は、プロ セスを実施するために使用するものであり、全プロセスの構造上の目的物ではな いので、一般には後に除去される。 発明の概要 本発明は、出発物質をエッチングしそのエッチング中に基礎の側壁上にこれを 再蒸着する構造体の形成方法である。本発明の第１の実施態様では、エッチング 後に基礎を除去し、再蒸着した出発物質とエッチングされない出発物質を残して 構造体を形成する。この構造体はキャパシタ電極になる。この実施態様では、構 造体を覆う誘電層と導電層を形成することによってキャパシタを形成することが できる。 第２の実施態様では、基礎は最終的な構造体の一部分を形成する。この場合、 構造体上に誘電層と導電層とを形成することによってキャパシタを形成すること ができる。 他の実施態様では、単一のエッチング段階において再蒸着行なうことによりキ ャパシタを形成することができる。この場合、基板を覆うように二つの導電層を 形成し、これら導電層間に誘電層を配置する。エッチングは、これらの層を基礎 でマスクした後に実施する。エッチングにより粒子または各層部分が生成され、 これらが基礎の側壁上に蒸着してキャパシタを形成する。 フォトレジスト・マスクを基礎として用いた場合、本発明の方法によって製造 される構造体の寸法は、フォトリソグラフィの限界によってのみ決定される。リ ソグラフィによって画成可能な最小寸法のマスクを用いて、容器セルを形成する ことができる。 図面の簡単な説明 図１は、出発物質を有し、かつエッチング環境内に位置する基板のマスクされ た部分の断面図である。 図２は、出発物質をエッチングし再蒸着した後の、図１に示される基板を示す 。 図３は、マスクを除去した後の図２に示される基板である。 図４は、図３に示される基板の平面図である。 図５は、誘電体層、導電層およびマスクを形成した後の、図３に示される基板 および構造体を示す図である。 図６は、誘電層と導電層をエッチングしマスクを除去した後の、図５に示され る基板と構造体を示す。 図７は、誘電層を間に配置しマスクされた導電層と基板との断面図である。 図８は、導電層と誘電層をエッチングし再蒸着した後の、図７に示される基板 である。 図９は、マスクを除去した後の図８に示される構造体の断面図である。 図１０は、誘電層を間に配置し、導電プラグでマスクされ、さらに基板の一部 分を覆う導電層の断面図である。 図１１は、導電層と誘電層をエッチングし再蒸着した後の、図１０に示される 基板部分である。 図１２は、導電プラグの側壁上に再蒸着された誘電層と導電層との断面図であ る。 図１３は、走査型電子顕微鏡を用いて撮影した、本発明の構造体を示す写真の 写しである。 第１４図は、走査型電子顕微鏡を用いて撮影された本発明の構造体の断面図を 示す写真の写しである。 本発明の詳細な説明 蒸着した物質のエッチング中にこの蒸着物質を再蒸着することによって、構造 体を形成する方法が開示される。エッチングにより蒸着物質の粒子が加速され、 その一部がベースを形成する基礎の側壁を衝撃し、加速された粒子がそのベース 上に再蒸着物質を形成するという点で、再蒸着は機械的なものである。したがっ て、再蒸着した物質は、最初に蒸着した（または形成された）物質と同じ化学組 成を有する。 図１に示す一実施態様では、出発物質５が基板１０を覆うように蒸着される。 好ましい実施態様では、出発物質５は白金であるが、ＴｉＰｔ、ＴｉＮＰｔ、Ｔ ｉＡｌＮ−Ｐｔ、Ｒｕ、ＲｕＯ₂、ＲｕＰｔ、ＲｕＯＰｔ、ＷＰｔ、ＷＳｉ、Ｔ ｉ、ＴｉＳｉ、Ｔａ、ＴａＮ、ＴａＳｉ、ドープされたおよび未ドープのポリＳ ｉ、Ａｌ、ＰｄおよびＩｒなどの他の物質も用いることができる。基礎１５は、 出発物質５を覆うように形成される。この態様では、基礎１５は、その寸法がフ ォトリソグラフィ技法によってのみ限定されるフォトレジスト・マスクである。 添付図面に示す基礎１５は方形であるが、あらゆる形状が形成可能である。出発 物質５は、ＲＦイオン源２０としてイオンミルエッチャーを使用したラジオ周波 数でアルゴン・プラズマ環境内においてエッチングされる。イオンミルエッチャ ー中のアルゴンを用いたエッチングは、当業者には周知である。エッチャントと して他の物質を用いることもできる。 図２のように、エッチング中において出発物質５の一部分、この場合、白金が 基礎１５の側壁上に２５として再蒸着される。一般に、出発物質５と加速された エッチャントイオンの軌道との間の入射角は、基礎１５の側壁上への出発物質５ の再蒸着量が最大になるように選択される。一般に、９０度の入射角が最適であ る。 図３および図４において、フォトレジストが除去されて、本発明の方法によっ て形成された白金部分５と２５からなる構造体２７が残存する。 白金構造体２７は、容器セルキャパシタ用の記憶ノード電極として使用するこ とができる。この場合、図５と図６に示すように、キャパシタ製造を完了するた めにプロセスがさらに継続される。 図５において、誘電層３０は、白金構造体２７を覆うように蒸着される。この 蒸着の後、導電層３５を通常スパッタリングによって誘電層３０を覆うように蒸 着する。次いで、誘電層３０と導電層３５をマスク３８を用いてパターン化する 。誘電層３０と導電層３５を、当業者に周知の手段によってエッチングして、図 ６に示すキャパシタ４０を形成する。 白金の代わりにオスミウム、イリジウムまたはルテニウムを用いる場合、本発 明のプロセスによって形成した構造体を酸化させ、それによりそれぞれＯｓＯｘ 、ＩｒＯ₂、ＲｕＯ₂を形成してもよい。 図７〜図９に示す他の実施態様では、誘電体層６０が間に位置する二つの導電 層５０と５５からなるこれら三つの出発物質が、基板６５を覆うように蒸着され る（図７を参照）。導電層５０と５５を、通常フォトレジスト・マスクである基 礎７０でパターン化し、次いで通常単一のエッチング段階により、導電層５０、 ５５および誘電層６０をエッチングする。 図８において、導電層５５をエッチングすると導電層５５が基礎７０の側壁上 に再蒸着して、（基板に対して）垂直な導電層７５を形成する。エッチングを継 続して誘電層６０を再蒸着させ、垂直誘電層８０を形成する。さらにエッチング を継続して導電層５０をエッチングし、これをエッチング中に垂直導電層９０と して再蒸着させ。導電層５０と５５に適した物質の中には、白金、導電性酸化物 、およびポリシリコンが挙げられる。再蒸着層７５および９０は、当初の導電層 ５０および５５と同じ物質である。したがって、５０と５５が白金の場合、再蒸 着層７５と９０もまた白金である。同じことが誘電層にも当てはまる。誘電層６ ０は、Ｂａ（１−ｘ）ＳｒｘＯ₃、ＰｂＺｒ（１−ｘ）ＴｉｘＯ₃、ＬＡなど様々 なドーパントを有するＰＺＴ、Ｓｒ（１−ｘ）ＢｉｘＴａＯ₃、Ｓｒ（１−ｘ） ＢｉｘＴｉＯ₃、および他のすべてのＳｍｏｌｅｎｓｋｉ化合物、ＰｂＭｇ（１ −ｘ）ＮｂｘＴｉＯ₃（ＰＭＮ）、ＰｂＴｉＯ₃（ＰＭＮ−ＰＴ）との化合物、Ｃ ａＢｉ₂Ｎｂ₂Ｏ₉、ＳｒＢｉ₂Ｎｂ₂Ｏ₉、ＢａＢｉ₂Ｎｂ₂Ｏ₉、ＰｂＢｉ₂Ｎｂ₂Ｏ₉ 、 ＢｉＢｉ₂ＮｂＴｉＯ₉、ＢａＢｉ₄Ｔｉ₄Ｏ₁₅、ＣａＢｉ₂Ｔａ₂Ｏ₉、ＳｒＢｉ₂Ｔ ａ₂Ｏ₉、ＢａＢｉ₂Ｔａ₂Ｏ₉、ＰｂＢｉ₂Ｔａ₂Ｏ₉、Ｂｉ₄Ｔｉ₃Ｏ₁₂、ＳｒＢｉ₄ Ｔｉ₄Ｏ₁₅、ＢａＢｉ₄Ｔｉ₄Ｏ₁₅、ＰｂＢｉ₄Ｔｉ₄Ｏ₁₅、（Ｐｂ、Ｓｒ）Ｂｉ₂Ｎ ｂ₂Ｏ₉、（Ｐｂ、Ｂａ）Ｂｉ₂Ｎｂ₂Ｏ₉、（Ｂａ、Ｃａ）Ｂｉ₂Ｎｂ₂Ｏ₉、（Ｂａ 、Ｓｒ）Ｂｉ₂Ｎｂ₂Ｏ₉、ＢａＢｉ₂Ｎｂ₂Ｏ₉、Ｂａ_0.75Ｂｉ_2.25Ｔｉ_0.25Ｎｂ_{1. 75} Ｏ₉、Ｂａ_0.5Ｂｉ_2.5Ｔｉ_0.5Ｎｂ_1.5Ｏ₉、Ｂａ_0.25Ｂｉ_2.75Ｔｉ_0.75Ｎｂ_1.25 Ｏ₉、Ｂｉ₃ＴｉＮｂＯ₉、ＳｒＢｉ₂Ｎｂ₂Ｏ₉、Ｓｒ_0.8Ｂｉ_2.2Ｔｉ_0.2Ｎｂ_1.8Ｏ₉ 、Ｓｒ_0.6Ｂｉ_2.4Ｔｉ_0.4Ｎｂ_1.6Ｏ₉、Ｂｉ₃ＴｉＮｂＯ₉、ＰｂＢｉ₂Ｎｂ₂Ｏ₉ 、Ｐｂ_0.75Ｂｉ_2.25Ｔｉ_0.25Ｎｂ_1.75Ｏ₉、Ｐｂ_0.5Ｂｉ_2.5Ｔｉ_0.5Ｎｂ_1.5Ｏ₉、 Ｐｂ_0.25Ｂｉ_2.75Ｔｉ_0.75Ｎｂ_1.25Ｏ₉、Ｂｉ₃ＴｉＮｂＯ₉、ＰｂＢｉ₄Ｔｉ₄Ｏ_{1 5} 、Ｐｂ_0.75Ｂｉ_4.25Ｔｉ_3.75Ｇａ_0.25Ｏ₁₅、Ｐｂ_0.5Ｂｉ_4.5Ｔｉ_3.5Ｇａ_0.5Ｏ_{1 5} 、およびＢｉ₅Ｔｉ₃ＧａＯ₁₅からなるグループから選択された誘電体のグルー プから選ぶことができる。プロセス段階を最小にするために、ただ１つのエッチ ャントおよびただ１つのエッチング段階を用いることが望ましいが、複数のエッ チャントまたは複数のエッチング段階を用いて本発明の方法を実施することも可 能である。 従前の実施態様の場合のように、図９に示すように基礎７０が従来の方法を用 いて除去される。これにより本発明の構造体１００が残存する。この場合、構造 体１００は、ＲＦイオン源としてイオン・ミル・エッチャーを使用したラジオ周 波数でアルゴン・プラズマ環境内で入射角９０度において実施した単一のエッチ ング段階を用いて形成した記憶セル・キャパシタとなる。所望の側壁蒸着がエッ チング中に行われる限り、エッチャントと入射角を含めて、このエッチングの別 態様も使用できる。 図１０と図１１に示す他の実施態様では、間に誘電層１１５を配置した二つの 導電層１０５および１１０が、基板１２０を覆うように蒸着される。導電プラグ １２５を従来の手段によって導電層１０５を覆うように形成する。ポリシリコン ・プラグは、導電プラグ１２５として選択される一つ好ましいものであるが、導 電プラグ１２５は、ＴｉＰｔ、ＴｉＮＰｔ、ＴｉＡｌＮ−Ｐｔ、Ｒｕ、ＲｕＯ₂ 、ＲｕＰｔ、ＲｕＯ₂Ｐｔ、Ｗ、ＷＰｔ、ＷＳｉ、Ｔｉ、ＴｉＳｉ、Ｔａ、Ｔａ Ｎ、 ＴａＳｉ、ドープされたおよび未ドープのポリＳｉ、Ａｌ、ＰｄおよびＩｒから なるグループから選択された物質であってもよい。なお、他の導電性物質も使用 できる。 図１１に、導電層１０５、１１０および誘電層１１５をエッチングした後の、 導電層１０５、１１０の再蒸着と誘電層１１５の再蒸着を示す。この再蒸着中に 記憶ノード・キャパシタ１３０が形成される。記憶ノード・キャパシタ１３０は 、記憶ノード電極として導電層１１０を有し、セル・プレート電極として導電層 １０５と導電プラグ１２５を有する。 他の実施態様では、導電層１０５の蒸着を省略してもよい。このようにして形 成された記憶ノード電極は、図１２に示すように、記憶ノード電極として導電層 １１０を有し、セル・プレート電極として導電プラグ１２５を有する。 図１３に、走査型電子顕微鏡を用いて撮影した本発明の構造体を示す写真のコ ピーを示し、図１４に、走査型電子顕微鏡を用いて撮影した本発明の構造体の断 面を示す写真の写しを示す。 以上、本発明についてその好ましい実施態様について説明したが、使用した用 語は限定の語ではなく説明のための用語であること、および本発明の精神および 範囲から逸脱することなく請求の範囲内での変更をそのより広い態様内で行うこ とができることを理解されたい。

【手続補正書】特許法第１８４条の８第１項 【提出日】１９９７年２月２１日 【補正内容】 明細書 再蒸着を用いた構造体の形成方法 発明の分野 本発明は半導体の製造に関し、さらに詳細には、出発物質を再蒸着することに よって形成される構造体の製造に関する。 発明の背景 側壁パッシベーションは、化学蒸着中において構造体の側壁上で行われる。一 般に、側壁パッシベーションはマスクの完全性を高めるためマスク強化用に用い られ、それによりマスク部分自体がエッチング中に消耗するときに生じるアンダ ーカットやその他のエッチングによる欠陥がなくなる。化学蒸着部分は、プロセ スを実施するために使用するものであり、全プロセスの構造上の目的物ではない ので、一般には後に除去される。 エッチングと再堆積を用いたワイヤリングパターンを形成する方法として、日 本特許の要約のVol.12,No.500(E-69)とJP-A-63211740を参照されたい。さらに、 イオンエッチングとバックスパッタを用いた形状を形成する方法として、英国特 許No.A-2110876を参照されたい。 発明の概要 本発明は、出発物質をエッチングしそのエッチング中に基礎の側壁上にこれを 再蒸着する構造体の形成方法である。本発明の一実施態様では、エッチング後に 基礎を除去し、再蒸着した出発物質とエッチングされない出発物質を残して構造 体を形成する。この構造体はキャパシタ電極になる。この実施態様では、構造体 を覆う誘電層と導電層を形成することによってキャパシタを形成することができ る。 第２の実施態様では、基礎は最終的な構造体の一部分を形成する。この場合、 構造体上に誘電層と導電層とを形成することによってキャパシタを形成すること ができる。 他の実施態様では、単一のエッチング段階において再蒸着行なうことによりキ ャパシタを形成することができる。この場合、基板を覆うように二つの導電層を 形成し、これら導電層間に誘電層が配置されるようにこれを形成する。エッチン グは、これらの層を基礎でマスクした後に実施する。エッチングにより粒子また は各層部分が形成され、これらが基礎の側壁上に蒸着してキャパシタを形成する 。 フォトレジスト・マスクを基礎として用いた場合、本発明の方法によって製造 される構造体の寸法は、フォトリソグラフィの限界によってのみ決定される。リ ソグラフィによって画成可能な最小寸法のマスクを用いて、容器セルを形成する ことができる。 図面の簡単な説明 図１は、出発物質を有し、かつエッチング環境内に位置する基板のマスクされ た部分の断面図である。 図２は、出発物質のエッチングと再蒸着の後の、図１に示される基板を示す。 図３は、マスクを除去した後の図２に示される基板である。 図４は、図３に示される基板の平面図である。 図５は、誘電体層、導電層およびマスクを形成した後の、図３に示される基板 および構造体を示す図である。 図６は、誘電層と導電層をエッチングしマスクを除去した後の、図５に示され る基板と構造体を示す。 図７は、誘電層を間に配置しマスクされた導電層と基板との断面図である。 図８は、導電層と誘電層をエッチングし再蒸着した後の、図７に示される基板 である。 図９は、マスクを除去した後の図８に示される構造体の断面図である。 図１０は、誘電層を間に配置し、導電プラグでマスクされ、さらに基板の一部 分を覆う導電層の断面図である。 図１１は、導電層と誘電層をエッチングし再蒸着した後の、図１０に示される 基板部分である。 図１２は、導電プラグの側壁上に再蒸着された誘電層と導電層との断面図であ る。 図１３は、走査型電子顕微鏡を用いて撮影した、本発明の構造体を示す写真の 写しである。 ＴａＳｉ、ドープされたおよび未ドープのポリＳｉ、Ａｌ、ＰｄおよびＩｒから なるグループから選択された物質であってもよい。なお、他の導電性物質も使用 できる。 図１１に、導電層１０５、１１０および誘電層１１５をエッチングした後の、 導電層１０５、１１０の再蒸着と誘電層１１５の再蒸着を示す。この再蒸着中に 記憶ノード・キャパシタ１３０が形成される。記憶ノード・キャパシタ１３０は 、記憶ノード電極として導電層１１０を有し、セル・プレート電極として導電層 １０５と導電プラグ１２５を有する。 他の実施態様では、導電層１０５の蒸着を省略してもよい。このようにして形 成された記憶ノード電極は、図１２に示すように、記憶ノード電極として導電層 １１０を有し、セル・プレート電極として導電プラグ１２５を有する。 図１３に、走査型電子顕微鏡を用いて撮影した本発明の構造体を示す写真の写 しを示し、図１４に、走査型電子顕微鏡を用いて撮影した本発明の構造体の断面 を示す写真の写しを示す。 請求の範囲 １．第１の導電性物質層（５）を形成する段階と、 前記第１の層を覆うパターン化された第２の層（１５）を形成する段階と、 スパッタエッチングによる再蒸着により、前記パターン化された第２の層の一 部分に前記第１の導電層部分を（５）を蒸着させる段階と、 前記パターン化された第２の層を除去して、前記第１の導電層から形成される 底壁と側壁とを有する構造体（２７）を形成する段階とからなり、 前記パターン化された第２の層上に蒸着された前記第１の導電層部分が前記側 壁を形成し、 前記パターン化された第２の層の下に最初から位置する前記第１の層部分が前 記底壁を形成する、複数の物質層からなる半導体デバイス上の半導体キャパシタ を製造する方法において、 前記構造体を覆う誘電層（３０）を形成する段階と、 該誘電層を覆う第２の導電層（３５）を形成し、これにより該第２の導電層と 前記構造体とからなる電極を有するキャパシタを形成する段階を備える、半導体 キャパシタの製造方法。 ２．前記誘電層（３０）を形成する段階が前記構造体（２７）を酸化することを 備える、請求項１に記載の方法。 ３．基板（６５）を覆う複数の層（５０、６０、５５）を形成する段階と、 前記複数の層をパターン化された層（７０）でマスクする段階と、 前記複数の層をスパッタエッチングし、これによりエッチング粒子を生成する 段階と、 前記スパッタエッチング段階中に前記エッチング粒子を再蒸着させて前記パタ ーン化された層（７０）の層状の側壁を形成し、この層状の側壁と前記基板を覆 う複数の層とが前記エッチング段階に続いて半導体構造を形成する段階と、から なる半導体構造を形成する方法。 ４．前記パターン化された層を除去する段階をさらに備える、請求項３に記載の 方法。 ５．複数の層を形成する段階が、 基板を覆う導電層（５０）を形成する段階と、 該導電層を覆う誘電層（６０）を形成する段階とを備える、請求項３に記載の 方法。 ６．前記半導体構造がキャパシタであり、 前記スパッタエッチングの段階と前記再蒸着の段階が、 前記誘電層（６０）をエッチングして、この誘電層と同じ化学組成を有する誘 電層部分を生成する段階と、 前記パターン化された層（７０）の一部分に前記誘電層部分を蒸着させる段階 と、 前記導電層（５０）をエッチングして、この導電層と同じ化学組成を有する導 電層部分を生成する段階と、 前記蒸着した誘電層部分に前記導電層部分を蒸着させる段階とからなり、 蒸着した導電性粒子と前記導電層のエッチング段階の後に残存する導電層とが 、前記キャパシタの第１の電極の少なくとも一部分を形成する、請求項５に記載 の方法。 ７．前記パターン化された層（７０）が導電性であり、かつ前記キャパシタの第 ２の電極の少なくとも一部分を形成する、請求項６に記載の方法。 ８．前記パターン化された層（７０）を除去する段階と、 前記誘電層（６０）を覆う更なる導電層を蒸着させる段階とを備え、 該更なる導電層が前記キャパシタの第２の電極を形成する、請求項６に記載の 方法。 ９．前記複数の層を形成する段階が、 前記基板を覆う第１の導電層（５０）を形成する段階と、 該第１の導電層を覆う誘電層（６０）を形成する段階と、 該誘電層を覆う第２の導電層（５５）を形成する段階とからなる、請求項３に 記載の方法。 １０．前記半導体構造がキャパシタであり、 前記スパッタエッチングの段階と前記再蒸着の段階が、 前記第２の導電層（５５）をエッチングして、この第２の導電層と同じ化学組 成を有する第２の導電層部分を生成する段階と、 前記パターン化された層の一部分に前記第２の導電層部分を蒸着させる段階と 、 前記誘電層（６０）をエッチングして、この誘電層と同じ化学組成を有する誘 電層部分を生成する段階と、 前記第２の導電層部分に前記誘電層部分を蒸着させる段階と、 前記第１の導電層（５０）をエッチングして、この第１の導電層と同じ化学組 成を有する第１の導電層部分を生成する段階と、 前記誘電層部分に前記第１の導電層部分を蒸着させる段階とからなり、 前記第１の導電層の第１の部分がキャパシタの第１の電極の少なくとも一部分 を形成し、かつ、前記第２の導電層部分がキャパシタの第２の電極の少なくとも 一部分を形成する、請求項９に記載の方法。 １１．前記エッチング段階と蒸着段階とが、単一のエッチング段階中において行 なわれる、請求項３、請求項６又は請求項１０のいずれか１項に記載の方法。

───────────────────────────────────────────────────── 【要約の続き】

Claims (1)

1. 【特許請求の範囲】 １．ａ）パターン化された第２の層で第１の物質層をマスクする段階と、 ｂ）前記パターン化された第２の層上の一部分に前記第１の物質層が十分に蒸 着できるように、該第１の層をエッチングする段階からなる、半導体構造の製造 方法。 ２．前記エッチング段階中に、パターン化された第２の層部分に第１の層が蒸着 可能な角度で、第１の層をエッチングイオンにより衝撃する段階をさらに含む、 請求項１に記載の方法。 ３．最初に基板上に前記第１の層を蒸着する段階をさらに含む、請求項１に記載 の方法。 ４．ａ）第１の物質層を形成する段階と、 ｂ）該第１の層を覆うパターン化された第２の層を形成する段階と、 ｃ）前記パターン化された第２の層の一部分に前記第１の層を蒸着する段階と からなり、 少なくとも前記蒸着部分が半導体構造を形成するように、複数の物質層からな る半導体デバイス上に半導体構造を形成する方法。 ５．前記第１の層をエッチングしてその一部分を除去する段階をさらに備える、 請求項４項に記載の方法。 ６．パターン化された第２の層、該パターン化された第２の層上に蒸着された第 １の層、および当初から前記パターン化された第２の層の下に位置する第１の層 の一部分を除去して、半導体構造を形成する段階をさらに備える、請求項４また は請求項５に記載の方法。 ７．ａ）前記パターン化された第２の層を除去する段階と、 ｂ）半導体構造を覆う誘電層を形成する段階と、 ｃ）該誘電層を覆う導電層を形成し、それにより該導電層と半導体構造からな る電極を有するキャパシタを形成する段階とをさらに備える、請求項４に記載の 方法。 ８．前記半導体構造を酸化させる段階をさらに備える、請求項４に記載の方法。 ９．ａ）基板を覆う複数の層を形成する段階と、 ｂ）該複数の層をパターン化された層でマスクする段階と、 ｃ）前記複数の層をエッチングし、それによりエッチング粒子を生成する段階 と、 ｄ）該エッチング粒子を蒸着して、前記パターン化された層の側壁に更なる複 数の層を形成し、少なくともこの更なる複数の層と基板を覆う前記複数の層が、 エッチング段階に続いて半導体構造を形成する段階とを備える、半導体構造の形 成方法。 １０．前記パターン化された層を除去する段階をさらに備える、請求項９に記載 の方法。 １１．ａ）基板を覆う導電層を形成する段階と、 ｂ）該導電層を覆う誘電層を形成する段階と、 ｃ）パターン化された層で前記誘電層をマスクする段階と、 ｄ）該誘電層をエッチングして、この誘電層と同じ化学組成を有する誘電層部 分を生成する段階と、 ｅ）前記パターン化された層の一部分に前記誘電層部分を蒸着する段階と、 ｆ）前記導電層をエッチングして、この導電層と同じ化学組成を有する導電層 部分を生成する段階と、 ｇ）前記誘電体層の蒸着部分に前記導電層部分を蒸着する段階とからなり、 蒸着された導電性粒子と前記導電層のエッチング段階の後に残存する導電層と が、キャパシタの電極の少なくとも一部分を形成する、キャパシタの形成方法。 １２．前記パターン化された層が導電性であり、かつキャパシタの他の電極の少 なくとも一部分を形成する、請求項１１に記載の方法。 １３．ａ）パターン化された層を除去する段階と、 ｂ）前記誘電層を覆う他の導電層を蒸着し、該他の導電層がキャパシタの前記 他の電極を形成する段階とをさらに備える、請求項１１項に記載の方法。 １４．ａ）基板を覆う第１の導電層を形成する段階と、 ｂ）該第１の導電層を覆う誘電層を形成する段階と、 ｃ）該誘電層を覆う第２の導電層を形成する段階と、 ｄ）該第２の導電層をパターン化された層でマスクする段階と、 ｅ）前記第２の導電層をエッチングして、この第２の導電層と同じ化学組成を 有する第１の導電層部分を生成する段階と、 ｆ）該第１の導電層部分をパターン化された層の一部分に蒸着する段階と、 ｇ）前記誘電層をエッチングして、この誘電層と同じ化学組成を有する誘電層 部分を生成する段階と、 ｈ）該誘電層部分を前記第１の導電層部分に蒸着する段階と、 ｉ）前記第１の導電層をエッチングして、この第１の導電層と同じ化学組成を 有する第２の導電層部分を生成する段階と、 ｊ）該第２の導電層部分を前記誘電層部分に蒸着する段階からなり、 前記第１の導電層の第１の部分がキャパシタの第１の電極の少なくとも一部分 を形成し、かつ前記第２の導電層部分がキャパシタの第２の電極の少なくとも一 部分を形成するキャパシタの形成方法。 １５．前記エッチング段階［（ｅ）、ｇ）、ｉ）］と蒸着段階を一つのエッチン グ段階で行なう段階をさらに備える、請求項１４に記載の方法。