DE10147929C1 - Verfahren zum Herstellen einer Halbleiterstruktur und Verwendung des Verfahrens - Google Patents
Verfahren zum Herstellen einer Halbleiterstruktur und Verwendung des VerfahrensInfo
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Abstract
Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen einer Halbleiterstruktur, bei dem wenigstens eine erste Schicht (B) aufgebracht wird, diese unter Verwendung einer maskierenden Schicht (D) geätzt wird, so dass Fences (F, F') entstehen und bei dem nach Entfernen der maskierenden Schicht (D) und Aufbringen einer Hilfsschicht (E) die Hilfsschicht (E) und die Fences (F, F') gemeinsam abgetragen werden bis auf ein gegebenes Maß der Hilfsschicht (E). Die vorliegende Erfindung betrifft weiter eine Verwendung dieses Verfahrens zum Herstellen von Spacern einer Halbleiterstruktur.
Description
Die vorliegende Erfindung betrifft ein Verfahren zum Herstel
len einer Halbleiterstruktur sowie eine Verwendung desselben.
Hersteller von Halbleiter-Bauelementen, insbesondere Herstel
ler von integrierten Schaltkreisen sind, sei es aus Kosten
gründen, sei es aus Gründen der Vereinfachung der Herstell
verfahren, sei es aus Gründen der fortschreitenden Miniaturi
sierung von Halbleiterstrukturen, oder aber auch aus patent
rechtlichen Gründen, immer wieder daran interessiert, neue
Verfahren zum Herstellen von Halbleiterstrukturen zu entwi
ckeln und anzuwenden.
Bekannte Verfahren sind z. B. in der EP 0 901 157 A2, der
US-A 5,885,900 und der US-A 5,335,138 offenbart. Darüber hin
aus befasst sich auch der Gegenstand der älteren deutschen Patentan
meldung DE 100 22 656 A1 (nicht vorveröffentlicht) mit der Herstel
lung von Halbleiterstrukturen.
Aus der US-A 6,037,206 ist ein Verfahren zum Herstellen eines
Kondensators eines dynamischen Speichers mit wahlfreiem
Zugriff bekannt, bei dem auf eine isolierende Schicht eine
erste leitende Schicht und darauf eine Photolackschicht auf
gebracht werden. Letztere läßt die erste leitende Schicht
teilweise frei. Die erste leitende Schicht wird geätzt, um so
die isolierende Schicht teilweise freizulegen. Dabei entste
hen Fence-artige Platten an den Rändern der ersten leitenden
Schicht und an den Resten der Photolackschicht. Letztere wird
danach entfernt. Anschließend wird eine weitere leitende
Schicht aufgebracht, die sich an die erste leitende Schicht,
an die Fence-artigen Platten und an die freigelegten Flächen
der isolierenden Schicht anschmiegt. Dabei entstehen scharfe
Kanten an den Fence-artigen Platten und der weiteren leiten
den Schicht, die dann mittels Ätzen verrundet werden.
Aus der US-A 5,792,593 ist bekannt, ein Ausgangsmaterial zu
ätzen, wobei es sich an den Seitenwänden einer senkrecht ver
laufenden Oberfläche eines weiteren Materials anlegt.
Ähnliches ist auch aus der US 6,210,595 B1 und aus der US-A 5,938,250
bekannt.
Aufgabe der vorliegenden Erfindung ist es, ein weiteres, mo
dernes Verfahren zum Herstellen einer Halbleiterstruktur an
zugeben sowie eine Verwendungsmöglichkeit dieses Verfahrens.
Diese Aufgabe wird gelöst mit den Merkmalen der Patentansprü
che 1 und 5.
Nachfolgend wird die Erfindung anhand der beiliegenden Zeich
nung erläutert. Dabei zeigen drei Figuren
1 bis 3 drei verschiedene Ausführungsformen des Herstellver
fahrens. Die Figuren sind zum leichteren Vergleich der ver
schiedenen Ausführungsformen miteinander parallel zueinander
angeordnet. Jede der Figuren ist in mit Kleinbuchstaben wie
a, b, c bezeichnete Teilfiguren unterteilt. Diese Teilfiguren
zeigen einzelne Prozess-Schritte, wobei gleiche Kleinbuchsta
ben bei den drei Figuren gleiche Prozess-Schritte bedeuten.
Da nicht bei jeder der Ausführungsformen sämtliche der insge
samt in der Zeichnung dargestellten Prozess-Schritte anfal
len, fehlen bei einzelnen Ausführungsformen/Figuren einzelne
Prozess-Schritte und somit entsprechende Teilfiguren.
Eine erste Ausführungsform des erfindungsgemäßen Verfahrens
ist in Fig. 1 mit seinen Teilfiguren dargestellt. Auf ein
Substrat A (dargestellt in Fig. 1a; dies könnte, ohne der
vorliegenden Erfindung zuwider zu laufen, bereits irgendwie
vorbehandelt und/oder strukturiert sein; das Substrat muß
auch nicht notwendigerweise ein halbleitender Untergrund
sein) wird eine erste Schicht B abgeschieden oder sonst ir
gendwie aufgebracht, wie in Fig. 1b gezeigt. Daran kann
sich, gemäß allgemein üblichen Verfahren, ein Zurückätzen der
ersten Schicht B auf ein gegebenes Maß anschließen (verglei
che Fig. 1c). Auf die erste Schicht B wird dann eine maskie
rende Schicht D (die zum Beispiel Fotolack oder eine soge
nannte Hartmaske sein kann) aufgebracht, dargestellt in Fig.
1e, die bei einem nachfolgenden Ätzvorgang als Maske dient,
so dass die erste Schicht B nur im Bereich außerhalb der mas
kierenden Schicht D geätzt wird. Bei diesem Ätzvorgang, der
vorteilhafterweise als sogenanntes Ion-Milling-Verfahren
durchgeführt wird, legen sich von der ersten Schicht B abge
ätzte Teile an den seitlichen Wänden der maskierenden Schicht
D als Flanken F an und kleiden diese maskierende Schicht D
sozusagen ein. Dies ist aus Fig. 1f ersichtlich. Die Flanken
F werden üblicherweise als Fences bezeichnet. Solche Fences F
bilden sich immer dann, wenn die beim Ätzen verwendeten Stof
fe (Ätzstoffe) nicht dazu geeignet sind, beim Ätzvorgang die
zu entfernenden Schichten vollständig in den gasförmigen Zu
stand überzuführen. Derartige Ätzverfahren werden allgemein
als Ion-Milling-Verfahren bezeichnet. Nach einem Entfernen
der maskierenden Schicht D (siehe Fig. 1g) wird auf das Sub
strat A samt dem verbliebenen Teil der ersten Schicht B und
den Fences F eine Hilfsschicht E aufgebracht (beispielsweise
mittels Abscheiden; vergleiche Fig. 1h), die beispielsweise
aus TEOS-SiO2 besteht. Dies dient dazu, die Fences F seitlich
zu stabilisieren. Abschließend wird die Hilfsschicht E zusam
men mit den Fences F bis auf ein vorgegebenes Maß der Hilfs
schicht E abgetragen, was in Fig. 1i dargestellt ist. Das
Abtragen kann vorteilhafterweise mittels chemisch-
mechanischen Polierens erfolgen.
Im Ergebnis entsteht so eine Halbleiterstruktur mit einem
Substrat A, einer Hilfsschicht E und einer ersten Schicht B.
Die erste Schicht B erstreckt sich an ihren seitlichen Rän
dern mit den Resten der Fences F nach oben und kleidet so den
oberhalb der ersten Schicht B verbliebenen Teil der Hilfs
schicht E seitlich ein. Bezüglich des eingekleideten Teils
der Hilfsschicht E wirken also die Fences F wie Spacer.
Das erfindungsgemäße Verfahren lässt sich also vorteilhafter
weise dazu verwenden, Spacer bei einer bzw. für eine Halblei
terstruktur herzustellen. Herkömmliche Verfahren zum Herstel
len von Spacern sind üblicherweise sehr aufwendig (u. a. ist
eine in der Regel sehr kompliziert durchzuführende anisotrope
Ätzung notwendig). Darüber hinaus lässt sich mit den bekann
ten Verfahren die Form der Spacer nur sehr beschränkt beein
flussen. Das erfindungsgemäße Verfahren hingegen ist relativ
einfach in der Durchführung und die Fences, die erfindungsge
mäß als Spacer verwendet werden, lassen sich in ihrer Form
sehr genau bestimmen.
Eine zweite Ausführungsform des erfindungsgemäßen Verfahrens
ist in Fig. 2 mit seinen Teilfiguren dargestellt. Die in den
Teilfiguren 2a bis 2c dargestellten Verfahrensschritte sind
dieselben wie bei der ersten Ausführungsform. Sie werden des
halb hier nicht mehr extra erläutert.
Beim Verfahrensschritt nach Fig. 2d hingegen wird auf die
erste Schicht B noch eine zweite Schicht 2c abgeschieden (und
gegebenenfalls daran anschließend auf eine gewünschte Dicke
geätzt; dies ist nicht dargestellt). Nach Aufbringen der mas
kierenden Schicht D (siehe Fig. 2e) werden nunmehr zuerst
die zweite Schicht C und daran anschließend die erste Schicht
B geätzt, vorteilhafterweise ebenfalls mittels des Ion-
Milling-Verfahrens. Somit bilden sich die Fences doppelt aus,
nämlich einmal resultierend aus Material der zweiten Schicht
C (= Fences F') und einmal resultierend aus Material der er
sten Schicht B (= Fences F). Dies ist aus Fig. 2f ersicht
lich. Der weitere Verfahrensverlauf ist dann wie bereits be
züglich der ersten Ausführungsform beschrieben. Allerdings
befinden sich bei der fertigen Halbleiterstruktur (vergleiche
Fig. 21) oberhalb der ersten Schicht B Reste der zweiten
Schicht C, während sich hier bei der ersten Ausführungsform
Teile der Hilfsschicht E befinden (vergleiche dort Fig. 1i).
Sowohl beim Gegenstand der ersten Ausführungsform wie auch
bei dem der zweiten Ausführungsform lasen sich anschließend
an die beschriebenen Verfahrensschritte weitere Verfahrens
schritte anschließen, insbesondere Abscheiden von weiteren
Materialien. In beiden Fällen lassen sich damit dann oberhalb
der ersten Schicht B liegende Schichten einkapseln, was
durchaus wünschenswert und gewollt sein kann: Beim Gegenstand
des ersten Ausführungsbeispiels ist dies ein Teil der Hilfs
schicht E, während dies beim Gegenstand des zweiten Ausfüh
rungsbeispiels (wie auch bei dem des dritten Ausführungsbei
spiels, was noch beschrieben wird) die zweite Schicht C ist.
Bei der dritten Ausführungsform des erfindungsgemäßen Verfah
rens wird das Substrat A vor Aufbringen der ersten Schicht B
so behandelt, dass sich auf ihm lokal eine Erhebung G ausbil
det (siehe Fig. 3a). Erst danach wird die erste Schicht B
aufgebracht. Diese kann dann soweit abgetragen werden (ver
gleiche Fig. 3c), dass sie gleich dick wie die Erhebung G
ist, was dazu führt, dass die erste Schicht B nicht ganzflä
chig auf dem Substrat A verteilt ist. Nach einem Aufbringen
der zweiten Schicht C und der maskierenden Schicht D (die,
wie bereits erwähnt, zum Beispiel Fotolack oder eine soge
nannte Hartmaske sein kann), dargestellt in den Fig. 3d
und 3e, werden die ersten beiden Schichten B, C, unter Ver
wendung der maskierenden Schicht D, wieder geätzt, so dass
sich, entsprechend wie bei der zweiten Ausführungsform, die
Fences F und F' ausbilden. Im weiteren Verlauf (vergleiche
die Fig. 3g bis 3i) werden dann dieselben Prozess-Schritte
ausgeführt wie entsprechend bei der zweiten Ausführungsform,
nämlich Entfernen der maskierenden Schicht D, Aufbringen der
Hilfsschicht E und Abtragen von Hilfsschicht E und Fences F,
F' bis zu einer gegebenen Dicke der (verbleibenden) Hilfs
schicht E.
Im Unterschied zu der Halbleiterstruktur, die mittels der
zweiten Ausführungsform des erfindungsgemäßen Verfahrens her
gestellt worden ist und bei der sich zwischen (Resten) der
zweiten Schicht C und dem Substrat A ganzflächig Reste der
ersten Schicht B befinden, grenzt hier der verbliebene Teil
der zweiten Schicht C zumindest großenteils direkt an das
Substrat A an, und zwar im Bereich der Erhebung G. Dies kann
z. B. dazu verwendet werden, hier lokal einen elektrischen
Anschluß zum Substrat A hin anzuordnen.
Bei Ausüben der vorliegenden Erfindung liegt es für den Fach
mann durchaus auf der Hand, an Stelle einer einzelnen ersten
und/oder zweiten Schicht (B, C) mehrere verschiedene erste
und/oder zweite Schichten vorzusehen und entsprechend zu be
arbeiten. Ebenso können diese Schichten auch aus einem Edel
metall bestehen oder edelmetallhaltig sein.
Claims (5)
1. Verfahren zum Herstellen einer Halbleiterstruktur,
dadurch gekennzeichnet,
dass auf ein Substrat (A) eine erste Schicht (B) aufge bracht wird,
dass auf die erste Schicht (B) eine maskierende Schicht (D) aufgebracht wird,
dass die erste Schicht (B) unter Verwendung der maskieren den Schicht (D) als Maske so geätzt wird, dass Fences (F) entstehen,
dass die maskierende Schicht (D) entfernt wird,
dass eine Hilfsschicht (E) aufgebracht wird, welche die Fences (F) vollständig bedeckt und mechanisch stabili siert, und
dass anschließend die Hilfsschicht (E) und die Fences (F) bis auf eine vorgegebene Dicke der Hilfsschicht (E), von der Oberfläche des Substrats aus gemessen, mittels che misch-mechanischen Polierens abgetragen werden und dadurch eine planare Oberfläche ausgebildet wird.
dass auf ein Substrat (A) eine erste Schicht (B) aufge bracht wird,
dass auf die erste Schicht (B) eine maskierende Schicht (D) aufgebracht wird,
dass die erste Schicht (B) unter Verwendung der maskieren den Schicht (D) als Maske so geätzt wird, dass Fences (F) entstehen,
dass die maskierende Schicht (D) entfernt wird,
dass eine Hilfsschicht (E) aufgebracht wird, welche die Fences (F) vollständig bedeckt und mechanisch stabili siert, und
dass anschließend die Hilfsschicht (E) und die Fences (F) bis auf eine vorgegebene Dicke der Hilfsschicht (E), von der Oberfläche des Substrats aus gemessen, mittels che misch-mechanischen Polierens abgetragen werden und dadurch eine planare Oberfläche ausgebildet wird.
2. Verfahren nach Anspruch 1,
dadurch gekennzeichnet,
dass das Ätzen mittels des Ion-Milling-Verfahrens erfolgt.
3. Verfahren nach Anspruch 1 oder 2,
dadurch gekennzeichnet,
dass vor dem Aufbringen der maskierenden Schicht (D) wenigs
tens eine zweite Schicht (C) auf die erste Schicht (B) aufge
bracht wird und dass außer der ersten Schicht (B) auch die
zweite Schicht (C), gegebenenfalls auch weitere Schichten,
geätzt werden.
4. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet,
dass das Substrat (A) vor dem Aufbringen der ersten Schicht
(B) so behandelt wird, dass es eine lokale Erhebung (G) auf
weist und die maskierende Schicht auf der lokalen Erhebung
(G) aufgebracht wird.
5. Verwendung eines Verfahrens zum Herstellen einer Halblei
terstruktur, bei dem die Verfahrensschritte nach wenigstens
einem der vorhergehenden Ansprüche ausgeführt werden,
dadurch gekennzeichnet,
dass es zur Herstellung von Spacern der Halbleiterstruktur
verwendet wird.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10147929A DE10147929C1 (de) | 2001-09-28 | 2001-09-28 | Verfahren zum Herstellen einer Halbleiterstruktur und Verwendung des Verfahrens |
US10/261,849 US6809019B2 (en) | 2001-09-28 | 2002-09-30 | Method for producing a semiconductor structure, and use of the method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10147929A DE10147929C1 (de) | 2001-09-28 | 2001-09-28 | Verfahren zum Herstellen einer Halbleiterstruktur und Verwendung des Verfahrens |
Publications (1)
Publication Number | Publication Date |
---|---|
DE10147929C1 true DE10147929C1 (de) | 2003-04-17 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10147929A Expired - Fee Related DE10147929C1 (de) | 2001-09-28 | 2001-09-28 | Verfahren zum Herstellen einer Halbleiterstruktur und Verwendung des Verfahrens |
Country Status (2)
Country | Link |
---|---|
US (1) | US6809019B2 (de) |
DE (1) | DE10147929C1 (de) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9268089B2 (en) | 2011-04-21 | 2016-02-23 | Octrolix Bv | Layer having a non-linear taper and method of fabrication |
US8718432B1 (en) * | 2011-04-21 | 2014-05-06 | Octrolix Bv | Method for forming a spotsize converter |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5335138A (en) * | 1993-02-12 | 1994-08-02 | Micron Semiconductor, Inc. | High dielectric constant capacitor and method of manufacture |
US5792593A (en) * | 1995-02-28 | 1998-08-11 | Micron Technology, Inc. | Method for forming a structure using redeposition of etchable layer |
EP0901157A2 (de) * | 1997-08-01 | 1999-03-10 | Siemens Aktiengesellschaft | Strukturierungsverfahren |
US5885900A (en) * | 1995-11-07 | 1999-03-23 | Lucent Technologies Inc. | Method of global planarization in fabricating integrated circuit devices |
US5998250A (en) * | 1996-04-23 | 1999-12-07 | International Business Machines Corporation | Compound electrode stack capacitor |
US6037206A (en) * | 1998-04-20 | 2000-03-14 | United Microelectronics Corp. | Method of fabricating a capacitor of a dynamic random access memory |
US6210595B1 (en) * | 1997-09-08 | 2001-04-03 | Infineon Technologies Ag | Method for producing structures having a high aspect ratio and structure having a high aspect ratio |
DE10022656A1 (de) * | 2000-04-28 | 2001-11-08 | Infineon Technologies Ag | Verfahren zum Entfernen von Strukturen |
-
2001
- 2001-09-28 DE DE10147929A patent/DE10147929C1/de not_active Expired - Fee Related
-
2002
- 2002-09-30 US US10/261,849 patent/US6809019B2/en not_active Expired - Fee Related
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5335138A (en) * | 1993-02-12 | 1994-08-02 | Micron Semiconductor, Inc. | High dielectric constant capacitor and method of manufacture |
US5792593A (en) * | 1995-02-28 | 1998-08-11 | Micron Technology, Inc. | Method for forming a structure using redeposition of etchable layer |
US5885900A (en) * | 1995-11-07 | 1999-03-23 | Lucent Technologies Inc. | Method of global planarization in fabricating integrated circuit devices |
US5998250A (en) * | 1996-04-23 | 1999-12-07 | International Business Machines Corporation | Compound electrode stack capacitor |
EP0901157A2 (de) * | 1997-08-01 | 1999-03-10 | Siemens Aktiengesellschaft | Strukturierungsverfahren |
US6210595B1 (en) * | 1997-09-08 | 2001-04-03 | Infineon Technologies Ag | Method for producing structures having a high aspect ratio and structure having a high aspect ratio |
US6037206A (en) * | 1998-04-20 | 2000-03-14 | United Microelectronics Corp. | Method of fabricating a capacitor of a dynamic random access memory |
DE10022656A1 (de) * | 2000-04-28 | 2001-11-08 | Infineon Technologies Ag | Verfahren zum Entfernen von Strukturen |
Also Published As
Publication number | Publication date |
---|---|
US20030064561A1 (en) | 2003-04-03 |
US6809019B2 (en) | 2004-10-26 |
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