DE69122436T2 - Verfahren zum Herstellen einer Stufe in einer integrierten Schaltung - Google Patents

Verfahren zum Herstellen einer Stufe in einer integrierten Schaltung

Info

Publication number
DE69122436T2
DE69122436T2 DE69122436T DE69122436T DE69122436T2 DE 69122436 T2 DE69122436 T2 DE 69122436T2 DE 69122436 T DE69122436 T DE 69122436T DE 69122436 T DE69122436 T DE 69122436T DE 69122436 T2 DE69122436 T2 DE 69122436T2
Authority
DE
Germany
Prior art keywords
layer
dielectric layer
mask
connection points
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE69122436T
Other languages
English (en)
Other versions
DE69122436D1 (de
Inventor
Michel Heitzmann
Jean Lajzerowicz
Philippe Laporte
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA filed Critical Commissariat a lEnergie Atomique CEA
Publication of DE69122436D1 publication Critical patent/DE69122436D1/de
Application granted granted Critical
Publication of DE69122436T2 publication Critical patent/DE69122436T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Description

  • Die Erfindung betrifft ein Verfahren zur Herstellung einer Stufe einer integrierten Schaltung, wobei diese Stufe gebildet wird durch Zwischenverbindungsleitungen und Verbindungspunkte, die die Zwischenverbindungsleitungen verbinden mit leitenden Teilen der integrierten Schaltung, die sich unter der Stufe befindet. Eine Schicht aus dielektrischen Material füllt die durch die Leitungen und die Pukte nicht eingenommenen Volumen.
  • Die Figur 1 stellt eine solche Stufe einer integrierten Schaltung dar und die Schritte eines schon bekannten Verfahrens zu ihrer Herstellung werden in den Figuren 2A und 2B gezeigt.
  • Die dielektrische Schicht 1 kann aufgelöst werden in zwei übereinanderliegende Teilschichten 2 und 3, so daß die Verbindungspunkte 4 sich in der unteren Teilschicht 2 befinden und die Zwischenverbindungsleitungen 5 in der oberen Teilschicht 3.
  • Die Verbindungspunkte 4 verbinden die Zwischenverbindungsleitungen 5 mit leitenden Teilen der integrierten Schaltung, die insbesondere Source-, Drain- oder Gate-Zonen 6 sein können, die sich unterhalb der dielektrischen Schicht 1 befinden.
  • Das klassische Verfahren besteht zunächst darin, die untere Teilschicht 2 abzuscheiden, dann darauf eine kontinuierliche Harzschicht 7 aufzubringen. Man schreitet dann zur Lithographie der Harzschicht 7, um an den Stellen oberhalb der Verbindungspunkte 4 Hohlräume 8 zu bilden und so eine Maske herzustellen, woraufhin es möglich ist, die untere Teilschicht 2 zu ätzen, um an den Stellen der Verbindungspunkte 4 Hohlräume 9 zu bilden. Man erreicht den Zustand der Figur 2A. Nachdem man die Maske entfernt hat, scheidet man auf der unteren Teilschicht 2 leitfähiges Material ab, um die Hohlräume 9 aufzufüllen und so Verbindungspunkte 4 zu schaffen sowie eine leitfähige obere Schicht 10, die die untere Teilschicht 2 bedeckt. Anschließend ermöglicht eine Ätzung der oberen leitfähigen Schicht 10, von dieser nur die Zwischenverbindungsleitungen 5 stehen zu lassen. Dieser Zustand ist in Figur 2E dargestellt. Die Intervalle zwischen den Zwischenverbindungsleitungen 5 werden aufgefüllt durch eine dielektrische Abscheidung, um die obere Teilschicht 3 zu bilden. Wenn nötig werden die Zwischenverbindungsleitungen 5 überzogen mit einer nicht dargestellte Passivierungsschicht.
  • Der Hauptnachteil dieser Vorgehensweise ist, daß die Abdeckschicht 10 nicht vollkommen eben sein kann und über den Verbindungspunkten 4 Vertiefungen aufweist. Wenn die Hohlräume 9 einen hohen Formfaktor bzw. eine hohe Formzahl aufweisen (Verhältnis Tiefe/Durchmesser) ist die Aushöhlung derart, daß es unmöglich ist, mit Sicherheit Zwischenverbindungsleitungen 5 zu erhalten, die fähig sind, die Elektrizität zufriedenstellend zu übertragen. Dieses Verfahren begrenzt daher die Integrationsdichte der Schaltung, indem es verhindert, die Breite der Zwischenverbindungsleitungen 5 und den Durchmesser der Verbindungspunkte 4 in wünschenswertem Maße zu reduzieren.
  • Mehrere Varianten des Verfahrens wurden vorgeschlagen, um diese Nachteile zu beseitigen. So wurde zum Bilden der Zwischenverbindungsleitungen 5 und der Verbindungspunkte 4 die Verwendung von bestimmten Materialen vorgeschlagen, die sich für Abscheidungen eignen, deren Oberfläche automatisch plan wird, insbesondere Wolfram und polykristallines Silicium durch chemische Gasphasenabscheidung, aber die Leitfähigkeit dieser Materialien ist gering und muß man daher dickere Zwischenverbindungsleitungen 5 vorsehen. Es wurde auch noch vorgeschlagen, nach der Herstellung der Abdeckschicht 10 mit diesen Verfahren, sie ganz durch Ätzen zu entfernen und nur die Verbindungspunkte 4 stehen zu lassen. Man schreitet dann zum Abscheiden der oberen Teilschicht 3, ihrem Ätzen an den Stellen der Zwischenverbindungsleitungen 5 und schließlich zur Abscheidung eines leitfähigen Materials wie z.B. Aluminium, um die geätzte obere Teilschicht 3 zu überziehen. Es ist anschließend leicht, das Aluminium über der oberen Teilschicht 3 zu entfernen, um die Stufe der Figur 1 zu erhalten. Es ist jedoch klar, daß die Notwendigkeit, das leitfähige Material zweimal bzw. in zwei Schritten abzuscheiden, nachteilig ist.
  • Die Anwendung der Erfindung ermöglicht im wesentlichen, eine Stufe eines integrierten Schaltkreises auszuführen, die kein übermäßiges Relief aufweist und deren Herstellung dennoch nur eine einzige Abscheidung eines leitfähigen Materials impliziert.
  • Das Verfahren wird gebildet durch die Aufeinanderfolge folgender Schritte, die im Anspruch 1 noch genauer definiert werden:
  • - Abscheiden einer die dielektrischen Schicht bildenden kontinuierlichen Schicht (d.h. daß die Teuschichten 2 und 3 in diesem Schritt abgeschieden werden);
  • - Ätzen, wenigstens partiell, der dielektrischen Schicht an den Stellen der Verbindungspunkte, nach dem Herstellen einer ersten Maske auf der dielektrischen Schicht;
  • - dann Fertigätzen der dielektrischen Schicht an den Stellen der Verbindungspunkte und Ätzen der oberen Teilschicht nach dem Herstellen einer zweiten Maske auf der dielektrischen Schicht;
  • - Abscheiden eines leitfähigen Materials auf der dielektrischen Schicht, um die geätzten Teile zu füllen und so die Verbindungspunkte und die Zwischenverbindungsleitungen zu bilden; und
  • - Entfernen des leitfähigen Materials über der dielektrischen Schicht.
  • Der Artikel in "IBM Technical Disclosure Bulletin", Bd.29,Nr.3, Aug.1986, SS. 1211-1212, betitelt "Integrated circuit conductor line self-aligned to contact opening", beschreibt ein Herstellungsverfahren einer ähnlichen integrierten Schaltung mit zwei Masken und zwei Ätzschritten aber einer unterschiedlichen Schrittreihenfolge. Bei der Erfindung werden die beiden Masken vor dem Ätzen der dielektrischen Schicht abgeschieden, die zweite Maske (durchbrochen an den Zwischenverbindungslinien) auf der ersten (durchbrochen an den Verbindungspunkten).
  • Eine verbesserte Ausführung besteht darin, eine erste Maske vorzusehen, die eine Abdeckschicht direkt auf der dielektrischen Schicht umfaßt. Die zweite Maske wird dann auf der Abdeckschicht hergestellt vor dem Beginn der Ätzung der dielektrischen Schicht an den Stellen der Verbindungspunkte. Die Oberfläche, auf der man die zweite Maske herstellt, ist dann nahezu eben.
  • Das leitfähige Material kann, wie man gesehen hat, so gewählt werden, daß es automatisch eine plane obere Fläche bildet, wenn es abgeschieden wird.
  • Nun wird mehr im Detail eine mögliche Anwendung des Verfahrens beschrieben, erläuternd und nicht einschränkend, mit Hilfe der drei beigefügten Figuren 3A bis 3K.
  • Man bildet zunächst die beiden die dielektrische Schicht 1 bildenden kontinuierlichen Teilschichten 2 und 3 durch das Abscheiden einer mit Bor-Phosphor-Silikatglas angereicherten Siliciumoxidschicht einer Gesamtdicke von 1,5µm auf den Gates 6 oder den unteren leitenden Teilen, die anschließend getempert wird, um sie eben bzw. plan zu machen und den Zustand der Figur 3A zu erreichen.
  • Eine Abdeckschicht 11, die aus polykristallinem Silicium von 200nm Dicke sein kann, wird anschließend auf der oberen Teilschicht 3 abgeschieden (Figur 3B).
  • Eine kontinuierliche Harzschicht 12 wird dann auf der Abdeckschicht 11 aufgebracht, dann einer Lithographie unterzogen, so daß über den Stellen der Verbindungspunkte 4 Hohlräume 13 entstehen, bis zum Erreichen der Abdeckschicht 11 (Figur 3C).
  • Der nachfolgende Schritt besteht im Ätzen der Abdeckschicht 11 an den Stellen der Hohlräume 13 (Figur 3D), wonach die Harzschicht 12 entfernt wird (Figur 3E).
  • Es ist dann möglich (Figur 3F), auf der Abdeckschicht 11 eine zweite Harzschicht 14 zu bilden, die nach dem Aufbringen einer Lithographie unterzogen wird, um Hohlräume 15 an den Stellen der Zwischenverbindungleitungen 5 zu bilden, die demnächst hergestellt werden.
  • Der folgende Schritt, dargestellt in Figur 3G, besteht im Ätzen der dielektrischen Schicht 1 bis auf eine partielle Tiefe von 700nm an den Stellen der Verbindungspunkte 4, um dort die Hohlräume 16 zu schaffen; die Abdeckschicht 11 dient als erste Maske zum Schutz der Zonen der dielektrischen Schicht 1, die sie abdeckt. Danach ist es möglich, zu einer weiteren Ätzung zu schreiten, indem man sich der zweiten Harzschicht 14 als zweiter Maske bedient, um die Abdeckschicht 11 an den Stellen der Zwischenverbindungsleitungen 5 zu entfernen (Figur 3H). Dann wird die zweite Harzschicht 14 entfernt (Figur 3I), wonach eine neue Ätzung durchgeführt wird, um in der oberen Teilschicht 3 der dielektrischen Schicht 1 an den Stellen der Zwischenverbindungsleitungen 5 Hohlräume 17 zu schaffen und dabei die Hohlräume 16 zu vertiefen, bis man die leitenden Teile unterhalb der dielektrischen Schicht 1 erreicht, die verbunden werden sollen (Figur 3J). Die zu den Figuren 3I und 3J führenden Schritte können jedoch vertauscht werden.
  • Die Figur 3K stellt den Zustand der integrierten Schaltung dar, nachdem man ein leitfähiges Materials aufgebracht hat, das dazu dient, die Verbindungspunkte 4 und die Zwischenverbindungsleitungen 5 zu bilden auf den dielektrischen Teilschichten 2, 3 und der Abdeckschicht 11. Das leitfähige Material füllt die Hohlräume 16 und 17, um die Verbindungspunkte 4 und die Zwischenverbindungsleitungen 5 zu bilden und scheidet sich über den Zwischenverbindungsleitungen 5 und der Abdeckschicht 11 ab, um eine obere leitfähige Schicht 18 zu bilden. Diese Schicht ist in bestimmten Fällen plan, insbesondere wenn man Wolfram oder polykristallines Silicium mittels CVD abscheidet.
  • Der letzte Schritt besteht darin, die obere leitfähige Schicht 18 gleichmäßig oder "ganzscheibig" zu ätzen, um sie ganz zu entfernen und das in Figur 1 dargestellte Endprodukt zu erhalten.
  • Eine vereinfachte Ausführung des Verfahrens besteht darin, als erste Maske keine Abdeckschicht 11 zu verwenden, sondern nur die Harzschicht 12. Nach Herstellung der Hohlräume 13 schreitet man unmittelbar zur Ätzung der Hohlräume 16 auf halbe Tiefe, wonach man die Harzschicht 12 entfernt, um sie durch die zweite Harzschicht 14 zu ersetzen. Anschließend führt man die Schritte zur Bildung der Hohlräume 15 durch sowie die Schritte, die zu den Figuren 3H bis 3K führen. Die zweite Harzschicht 14 ist jedoch weniger leicht herzustellen, da das Harz in die Hohlräume 16 eindringt, die unter diesen Umständen die Ebenheit der Schicht gefährden.
  • Das die Erfindung bildende Verfahren kann mit den üblichen Materialien und Techniken der Abscheidung, Ätzung, etc. durchgeführt werden. Die so hergestellte integrierte Schaltung kann ein Random-access-Halbleiterspeicher (RAM) oder ein elektrisch programmierbarer Festspeicher (EPROM) und generell jede integrierte Schaltung sein, deren Integrationsdicht durch die existierenden Techniken begrenzt wird, insbesondere diejenigen, deren charakteristische Dimensionen kleiner als ein Mikrometer sind.

Claims (4)

1. Verfahren zur Herstellung einer Stufe in einer integrierten Schaltung, gebildet durch eine dielektrische Schicht (1), Zwischenverbindungsleitungen (5) und Verbindungspunkte (4) umhüllend, die die Zwischenverbindungsleitungen (5) verbinden mit leitfähigen Teilen (6) der integrierten Schaltung, die sich unter der dielektrischen Schicht (1) befinden, wobei die dielektrische Schicht (1) zusammengesetzt ist aus einer unteren Teilschicht (2), die die Verbindunqspunkte (4) umhüllt, und einer oberen Teil- Schicht (3), die die Zwischenverbindungsleitungen (5) umhüllt, gebildet durch die folgenden Schritte:
- Abscheiden der dielektrischen Schicht (1);
- Herstellen einer ersten Maske (11, 12) auf der dielektrischen Schicht (1), durchbrochen an den Verbindungspunkten;
dadurch gekennzeichnet, daß es nacheinander die folgenden Schritte umfaßt:
- Herstellen einer an den Zwischenverbindungsleitungen durchbrochenen zweiten Maske (14) auf der dielektrischen Schicht und der ersten Maske;
- Ätzen der durch die erste und die zweite Maske freigegebenen Teile der dielektrischen Schicht (1) an den Stellen der Verbindungspunkte (4), ohne die leitfähigen Teile (6) zu erreichen;
- Entfernen der durch die zweite Maske freigegebenen Teile der ersten Maske, sodann Entfernen der zweiten Maske;
- Ätzen der durch die erste Maske freigegebenen Teile der dielektrischen Schicht (1) an den Stellen der Verbindungspunkte (4) bis zum Erreichen der leitfähigen Teile (6) und gleichzeitig der Teuschicht (3) an den Stellen der Zwischenverbindungsleitungen (5);
dann, auf bekannte Weise:
- Abscheiden eines leitfähigen Materials auf der dielektrischen Schicht, um die geätzten Teile auszufüllen und so die Verbindungspunkte und die Zwischenverbindungsleitungen zu bilden; und
- Entfernen des leitfähigen Materials (18) oberhalb der dielektrischen Schicht.
2. Verfahren zum Herstellen einer Stufe in einer integrierten Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Maske eine Abdeckungsschicht (11) umfaßt, die nicht vor dem Abscheiden des leitfähigen Materials entfernt wird von den nichtgeätzten Teilen der dielektrischen Schicht.
3. Verfahren zum Herstellen einer Stufe in einer integrierten Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Abdeckungsschicht (11) aus polykristallinem Silicium ist und die erste Maske und die zweite Maske jeweils eine Harzschicht (12, 14) umfassen, hergestellt auf der Abdeckungsschicht (11), um sie nacheinander zu ätzen.
4. Verfahren zum Herstellen einer Stufe in einer integrierten Schaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das leitfähige Material geeignet ist, automatisch eine plane obere Oberfläche zu bilden, wenn es abgeschieden wird.
DE69122436T 1990-06-26 1991-06-25 Verfahren zum Herstellen einer Stufe in einer integrierten Schaltung Expired - Lifetime DE69122436T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR9008011A FR2663784B1 (fr) 1990-06-26 1990-06-26 Procede de realisation d'un etage d'un circuit integre.

Publications (2)

Publication Number Publication Date
DE69122436D1 DE69122436D1 (de) 1996-11-07
DE69122436T2 true DE69122436T2 (de) 1997-04-17

Family

ID=9398012

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69122436T Expired - Lifetime DE69122436T2 (de) 1990-06-26 1991-06-25 Verfahren zum Herstellen einer Stufe in einer integrierten Schaltung

Country Status (5)

Country Link
US (1) US5354711A (de)
EP (1) EP0463956B1 (de)
JP (1) JP2950653B2 (de)
DE (1) DE69122436T2 (de)
FR (1) FR2663784B1 (de)

Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5323047A (en) * 1992-01-31 1994-06-21 Sgs-Thomson Microelectronics, Inc. Structure formed by a method of patterning a submicron semiconductor layer
US5880036A (en) * 1992-06-15 1999-03-09 Micron Technology, Inc. Method for enhancing oxide to nitride selectivity through the use of independent heat control
JP2934353B2 (ja) * 1992-06-24 1999-08-16 三菱電機株式会社 半導体装置およびその製造方法
US5651855A (en) 1992-07-28 1997-07-29 Micron Technology, Inc. Method of making self aligned contacts to silicon substrates during the manufacture of integrated circuits
US5244837A (en) * 1993-03-19 1993-09-14 Micron Semiconductor, Inc. Semiconductor electrical interconnection methods
US5445994A (en) * 1994-04-11 1995-08-29 Micron Technology, Inc. Method for forming custom planar metal bonding pad connectors for semiconductor dice
JP3277098B2 (ja) * 1994-07-26 2002-04-22 株式会社東芝 半導体装置の製造方法
US5648296A (en) * 1994-07-27 1997-07-15 General Electric Company Post-fabrication repair method for thin film imager devices
US5466639A (en) 1994-10-06 1995-11-14 Micron Semiconductor, Inc. Double mask process for forming trenches and contacts during the formation of a semiconductor memory device
US5635423A (en) * 1994-10-11 1997-06-03 Advanced Micro Devices, Inc. Simplified dual damascene process for multi-level metallization and interconnection structure
US5736457A (en) * 1994-12-09 1998-04-07 Sematech Method of making a damascene metallization
US6388203B1 (en) 1995-04-04 2002-05-14 Unitive International Limited Controlled-shaped solder reservoirs for increasing the volume of solder bumps, and structures formed thereby
AU5316996A (en) 1995-04-05 1996-10-23 Mcnc A solder bump structure for a microelectronic substrate
JP2679680B2 (ja) * 1995-04-24 1997-11-19 日本電気株式会社 半導体装置の製造方法
KR0186085B1 (ko) * 1995-09-02 1999-04-15 문정환 배선 형성방법
JPH09115866A (ja) * 1995-10-17 1997-05-02 Mitsubishi Electric Corp 半導体装置の製造方法
JPH09306988A (ja) * 1996-03-13 1997-11-28 Sony Corp 多層配線の形成方法
US6008121A (en) * 1996-03-19 1999-12-28 Siemens Aktiengesellschaft Etching high aspect contact holes in solid state devices
US5741741A (en) * 1996-05-23 1998-04-21 Vanguard International Semiconductor Corporation Method for making planar metal interconnections and metal plugs on semiconductor substrates
US5793116A (en) * 1996-05-29 1998-08-11 Mcnc Microelectronic packaging using arched solder columns
KR0184158B1 (ko) * 1996-07-13 1999-04-15 문정환 반도체장치의 자기 정합정 금속 배선 형성 방법
JP2000515323A (ja) * 1996-07-18 2000-11-14 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド エッチングストップを用いて互い違いの配線を生成する集積回路
US5854515A (en) * 1996-07-23 1998-12-29 Advanced Micro Devices, Inc. Integrated circuit having conductors of enhanced cross-sectional area
US5847462A (en) * 1996-11-14 1998-12-08 Advanced Micro Devices, Inc. Integrated circuit having conductors of enhanced cross-sectional area with etch stop barrier layer
US6303488B1 (en) 1997-02-12 2001-10-16 Micron Technology, Inc. Semiconductor processing methods of forming openings to devices and substrates, exposing material from which photoresist cannot be substantially selectively removed
JPH10242271A (ja) * 1997-02-28 1998-09-11 Sony Corp 半導体装置及びその製造方法
WO1999000839A1 (en) * 1997-06-26 1999-01-07 Advanced Micro Devices, Inc. Dual damascene etch process
US5990472A (en) * 1997-09-29 1999-11-23 Mcnc Microelectronic radiation detectors for detecting and emitting radiation signals
US6137129A (en) 1998-01-05 2000-10-24 International Business Machines Corporation High performance direct coupled FET memory cell
US6297531B2 (en) 1998-01-05 2001-10-02 International Business Machines Corporation High performance, low power vertical integrated CMOS devices
FR2777697B1 (fr) * 1998-04-16 2000-06-09 St Microelectronics Sa Circuit integre avec couche d'arret et procede de fabrication associe
TW383463B (en) 1998-06-01 2000-03-01 United Microelectronics Corp Manufacturing method for dual damascene structure
US6680248B2 (en) 1998-06-01 2004-01-20 United Microelectronics Corporation Method of forming dual damascene structure
US6127263A (en) * 1998-07-10 2000-10-03 Applied Materials, Inc. Misalignment tolerant techniques for dual damascene fabrication
US6190989B1 (en) 1998-07-15 2001-02-20 Micron Technology, Inc. Method for patterning cavities and enhanced cavity shapes for semiconductor devices
US6391771B1 (en) 1998-07-23 2002-05-21 Applied Materials, Inc. Integrated circuit interconnect lines having sidewall layers
TW374948B (en) * 1998-07-28 1999-11-21 United Microelectronics Corp Method of prevention of poisoning trenches in dual damascene process structures and dielectric layer windows
TW437040B (en) 1998-08-12 2001-05-28 Applied Materials Inc Interconnect line formed by dual damascene using dielectric layers having dissimilar etching characteristics
US5985753A (en) * 1998-08-19 1999-11-16 Advanced Micro Devices, Inc. Method to manufacture dual damascene using a phantom implant mask
US6225207B1 (en) * 1998-10-01 2001-05-01 Applied Materials, Inc. Techniques for triple and quadruple damascene fabrication
US6265308B1 (en) * 1998-11-30 2001-07-24 International Business Machines Corporation Slotted damascene lines for low resistive wiring lines for integrated circuit
US6495468B2 (en) 1998-12-22 2002-12-17 Micron Technology, Inc. Laser ablative removal of photoresist
US6204187B1 (en) * 1999-01-06 2001-03-20 Infineon Technologies North America, Corp. Contact and deep trench patterning
US6573148B1 (en) * 2000-07-12 2003-06-03 Koninklljke Philips Electronics N.V. Methods for making semiconductor inductor
US6498088B1 (en) 2000-11-09 2002-12-24 Micron Technology, Inc. Stacked local interconnect structure and method of fabricating same
DE60108413T2 (de) 2000-11-10 2005-06-02 Unitive Electronics, Inc. Verfahren zum positionieren von komponenten mit hilfe flüssiger antriebsmittel und strukturen hierfür
US6863209B2 (en) 2000-12-15 2005-03-08 Unitivie International Limited Low temperature methods of bonding components
TW529099B (en) * 2002-01-21 2003-04-21 Macronix Int Co Ltd Method for performing via etching in the same etching chamber
US7531898B2 (en) 2002-06-25 2009-05-12 Unitive International Limited Non-Circular via holes for bumping pads and related structures
US7547623B2 (en) 2002-06-25 2009-06-16 Unitive International Limited Methods of forming lead free solder bumps
US6960828B2 (en) 2002-06-25 2005-11-01 Unitive International Limited Electronic structures including conductive shunt layers
US6649469B1 (en) * 2002-10-11 2003-11-18 Micron Technology, Inc. Methods of forming capacitors
AU2003301632A1 (en) 2002-10-22 2004-05-13 Unitive International Limited Stacked electronic structures including offset substrates
US6917109B2 (en) * 2002-11-15 2005-07-12 United Micorelectronics, Corp. Air gap structure and formation method for reducing undesired capacitive coupling between interconnects in an integrated circuit device
US7449407B2 (en) * 2002-11-15 2008-11-11 United Microelectronics Corporation Air gap for dual damascene applications
US7138329B2 (en) * 2002-11-15 2006-11-21 United Microelectronics Corporation Air gap for tungsten/aluminum plug applications
TWI225899B (en) 2003-02-18 2005-01-01 Unitive Semiconductor Taiwan C Etching solution and method for manufacturing conductive bump using the etching solution to selectively remove barrier layer
US7358146B2 (en) * 2003-06-24 2008-04-15 Micron Technology, Inc. Method of forming a capacitor
US7049216B2 (en) * 2003-10-14 2006-05-23 Unitive International Limited Methods of providing solder structures for out plane connections
US7153778B2 (en) * 2004-02-20 2006-12-26 Micron Technology, Inc. Methods of forming openings, and methods of forming container capacitors
TW200603698A (en) 2004-04-13 2006-01-16 Unitive International Ltd Methods of forming solder bumps on exposed metal pads and related structures
US7932615B2 (en) 2006-02-08 2011-04-26 Amkor Technology, Inc. Electronic devices including solder bumps on compliant dielectric layers
US7674701B2 (en) 2006-02-08 2010-03-09 Amkor Technology, Inc. Methods of forming metal layers using multi-layer lift-off patterns
KR101774938B1 (ko) 2011-08-31 2017-09-06 삼성전자 주식회사 지지대를 갖는 반도체 패키지 및 그 형성 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6196729A (ja) * 1984-10-17 1986-05-15 Oki Electric Ind Co Ltd 半導体集積回路の接触孔形成方法
US4789648A (en) * 1985-10-28 1988-12-06 International Business Machines Corporation Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias
JPH0682658B2 (ja) * 1987-04-29 1994-10-19 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン 半導体装置およびその製造方法
JPH01191443A (ja) * 1988-01-27 1989-08-01 Hitachi Ltd 半導体集積回路装置およびその製造方法

Also Published As

Publication number Publication date
JP2950653B2 (ja) 1999-09-20
EP0463956B1 (de) 1996-10-02
DE69122436D1 (de) 1996-11-07
FR2663784A1 (fr) 1991-12-27
US5354711A (en) 1994-10-11
EP0463956A1 (de) 1992-01-02
FR2663784B1 (fr) 1997-01-31
JPH04233242A (ja) 1992-08-21

Similar Documents

Publication Publication Date Title
DE69122436T2 (de) Verfahren zum Herstellen einer Stufe in einer integrierten Schaltung
DE69226819T2 (de) Metallische Planar-Bondfläche mit mehreren Schichten und Verfahren zu ihrer Herstellung
DE69514686T2 (de) Halbleiterelement mit ersten und zweiten, durch ein material niedriger dielektrizitätskonstante getrennten metallisierungslagen und verfahren zum herstellen des elements
DE69111731T2 (de) Verfahren zur Herstellung von Markierungen zum Alignieren von Marken.
DE3910033C2 (de) Halbleiterspeicher und Verfahren zu dessen Herstellung
DE2153103A1 (de) Integrierte Schaltungsanordnung und Verfahren zur Herstellung derselben
DE10256346A1 (de) Halbleiterbauelement mit MIM-Kondensator und Herstellungsverfahren
DE4138842A1 (de) Gateelektrode einer halbleitervorrichtung und verfahren zu deren herstellung
DE68916166T2 (de) Herstellen von selbstjustierenden Kontakten ohne Maske.
DE10219398B4 (de) Herstellungsverfahren für eine Grabenanordnung mit Gräben unterschiedlicher Tiefe in einem Halbleitersubstrat
DE2313219B2 (de) Verfahren zur Herstellung einer Halbleiteranordnung mit einer auf mehreren Niveaus liegenden Metallisierung
DE2723944A1 (de) Anordnung aus einer strukturierten schicht und einem muster festgelegter dicke und verfahren zu ihrer herstellung
DE3203898A1 (de) Verfahren zum herstellen von strukturen oder mustern
DE3334153A1 (de) Verfahren zur herstellung einer halbleitereinrichtung
DE69326269T2 (de) Herstellungsverfahren von Kontaktöffnungen in integrierten Schaltungen
DE2454705A1 (de) Ladungskopplungsanordnung
DE3038773C2 (de) Verfahren zur Herstellung einer integrierten Halbleiterschaltungsanordnung mit MOS-Transistoren und mit spannungsunabhängigen Kondensatoren
DE69022637T2 (de) Verfahren zur Herstellung eines Halbleiterbauelementes auf welchem eine isolierende Shicht eine gleichmässige Dicke hat.
DE3543937C2 (de)
DE68922474T2 (de) Verfahren zum Herstellen einer integrierten Schaltung einschliesslich Schritte zum Herstellen einer Verbindung zwischen zwei Schichten.
EP1118122B1 (de) Integrierte schaltungsanordnung und verfahren zu deren herstellung
DE19531602A1 (de) Verbindungsstruktur einer Halbleitereinrichtung und ein Herstellungsverfahren derselben
DE3888511T2 (de) Verfahren zum Herstellen von elektrischen Kontakten in integrierten Schaltungen.
EP0103690B1 (de) Verfahren zum Herstellen einer Isolierschicht zwischen Metallisierungsebenen von integrierten Halbleiterschaltungen
DE19719909A1 (de) Zweifaches Damaszierverfahren

Legal Events

Date Code Title Description
8364 No opposition during term of opposition