DE69326269T2 - Herstellungsverfahren von Kontaktöffnungen in integrierten Schaltungen - Google Patents

Herstellungsverfahren von Kontaktöffnungen in integrierten Schaltungen

Info

Publication number
DE69326269T2
DE69326269T2 DE69326269T DE69326269T DE69326269T2 DE 69326269 T2 DE69326269 T2 DE 69326269T2 DE 69326269 T DE69326269 T DE 69326269T DE 69326269 T DE69326269 T DE 69326269T DE 69326269 T2 DE69326269 T2 DE 69326269T2
Authority
DE
Germany
Prior art keywords
layer
forming
opening
integrated circuit
planarization
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE69326269T
Other languages
English (en)
Other versions
DE69326269D1 (de
Inventor
Kuei-Wu Huang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics lnc USA
Original Assignee
STMicroelectronics lnc USA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics lnc USA filed Critical STMicroelectronics lnc USA
Publication of DE69326269D1 publication Critical patent/DE69326269D1/de
Application granted granted Critical
Publication of DE69326269T2 publication Critical patent/DE69326269T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)

Description

  • Die vorliegende Erfindung betrifft im allgemeinen die Herstellung von integrierten Schaltungen, und insbesondere ein Verfahren zum Ausbilden von Kontaktöffnungen (Vias) in integrierten Schaltungen.
  • Mit zunehmender Dichte der Komponenten in einer integrierten Schaltung ist es notwendig geworden, eine Mehrfachniveau-Metallzwischenverbindung und Kontakte zwischen den Schichten herzustellen. Um die Integrität der Schichten einer Metallzwischenverbindung und von Kontakten aufrechtzuerhalten, müssen Isolationsschichten zwischen jeder Metallzwischenverbindungsschicht ausgebildet werden. Die Herstellung von Mehrfachschichten führt jedoch zur Bildung von Erhebungen und Vertiefungen auf der Oberfläche des Bauelements. Der Fachmann weiß, daß es schwierig ist, obere Zwischenverbindungsschichten zu erhalten, welche konstante Querschnitte beibehalten, wenn sie eine unebene Topographie überdecken. Dies kann zu Abschnitten von Metallzwischenverbindungsleitungen führen, welche eine höhere Stromdichte aufweisen, oder zu Hohlräumen in den Leitungen selbst. Diese Defekte können eine Elektromigration oder andere verwandte Bauelementfehlmechanismen verursachen.
  • Verschiedene Techniken werden bei dem Herstellungsverfahren eingesetzt, um die Oberfläche der integrierten Schaltung einzuebnen. Eine Methode umfaßt das Abscheiden einer Schicht von aufgeschleudertem Glas bzw. Spin-On-Glas auf einer Isolationsschicht. Das Spin-On-Glas wird sodann zurück geätzt, so daß Abschnitte des Spin-On-Glases in den niedrigen topographischen Regionen der Isolationsschicht verbleiben. Auf diese Weise wird die Oberfläche der integrierten Schaltung planarisiert. Ein Problem tritt jedoch auf, wenn Kontaktöffnungen zwischen Metallzwischenverbindungsleitungen ausgebildet werden. Wenn ein Metallkontakt innerhalb der Kontaktöffnung ausgebildet wird, kann das Spin-On-Glas den Metallkontakt verunreinigen. Dies kann zu Stufenüberdeckungsproblemen oder zu einem erhöhten Widerstand in dem Kontakt führen.
  • EP 0388862 betrifft die Herstellung einer Mehrfachniveau- Zwischenverbindungsstruktur. Ein Siliziumoxidfilm wird auf der gesamten Oberfläche des Bauelements abgeschieden, welches eine erste Schicht einer Leiterstruktur aufweist. Eine Schicht aus SOG wird auf dem Siliziumoxidfilm ausgebildet. Die SOG Schicht wird einheitlich durch eine Trockenätzung geätzt, bis der Siliziumoxidfilm freigelegt wird; und die SOG Schicht ist damit planarisiert. Eine PSG Schicht wird auf der planarisierten SOG Schicht ausgebildet. Ein Kontaktloch wird durch die PSG Schicht und dem darunterliegenden Siliziumoxidfilm gebildet, bis die erste Leiterstruktur freigelegt ist. Eine zweite Leiterschicht wird auf der PSG Schicht abgeschieden und füllt das Kontaktloch auf. Die zweite Leiterschicht wird strukturiert, um eine zweite Schicht einer Leiterstruktur zu bilden. Der Zwischenniveau- bzw. Zwischenschichtkontakt weist daher PSG an den Seitenwänden auf.
  • BE-A-901 350 offenbart ein Verfahren zum Ausbilden einer Kontaktöffnung zu einer darunterliegenden Halbleiterstruktur. Dabei wird P-Silox auf einer ersten Oxidschicht abgeschieden. Es werden Fenster in der P-Silox Schicht ausgebildet. Das P-Silox wird aufgeschmolzen. Eine zweite Oxidschicht wird auf dem Bauelement abgeschieden. Ein Fenster wird sodann zu der darunterliegenden Halbleiterstruktur geätzt; dieses Fenster ist in dem vorhergehenden Fenster angeordnet.
  • EP-A-0488546 ist ein Dokument, welches in die Zeitspanne gemäß Art. 54 (3) EPÜ fällt. Es offenbart ein Verfahren zum Ausbilden eines Kontaktes in einer integrierten Halbleiterschaltung, welches das Ausbilden von dielektrischen Seitenwändenabstandshaltern (Spacers) innerhalb der Öffnung umfaßt.
  • Es ist wünschenswert, ein Verfahren zum Herstellen von Kontaktöffnungen in integrierten Schaltungen bereitzustellen, wobei in den Kontaktöffnungen kein Planarisierungsmaterial verbleibt. Es ist ebenfalls wünschenswert, daß ein derartiges Verfahren die Komplexität von Herstellungsprozessen nicht wesentlich erhöht.
  • Nach der vorliegenden Erfindung wird ein Verfahren zum Herstellen von Kontaktöffnungen in integrierten Schaltungen bereitgestellt, welche darin kein Planarisierungsmaterial enthalten. Nachdem eine erste Isolationsschicht auf der integrierten Schaltung abgeschieden wurde, wird eine Planarisierungsschicht auf der ersten Isolationsschicht abgeschieden. Die Planarisierungsschicht wird zurückgeätzt und Abschnitte der Planarisierungsschicht können in den niedrigen topographischen Regionen der ersten Isolationsschicht verbleiben, um die Oberfläche der integrierten Schaltung zu planarisieren. Eine erste Maskierungsschicht wird sodann auf der Oberfläche der integrierten Schaltung ausgebildet. Die Öffnungen, welche in der ersten Maskierungsschicht ausgebildet werden, haben eine Abmessung, welche größer ist als die Abmessung der noch auszubildenden Kontaktöffnungen. Die erste Isolationsschicht wird teilweise geätzt, so daß Abschnitte der Planarisierungsschicht in Nähe der Orte der Kontaktöffnungen entfernt werden. Die erste Maskierungsschicht wird sodann entfernt; und eine zweite Isolationsschicht wird auf der integrierten Schaltung abgeschieden. Eine zweite Maskierungsschicht mit Öffnungen, welche die Orte der zu bildenden Kontaktöffnungen festlegen, wird sodann auf der zweiten Isolationsschicht ausgebildet. Die Abmessung der Öffnungen in der zweiten Maskierungsschicht ist kleiner als die Abmessung der Öffnungen in der ersten Maskierungsschicht. Die Kontaktöffnungen werden sodann durch die erste und zweite Isolationsschicht ausgebildet.
  • Nach einem Aspekt der vorliegenden Erfindung wird ein Verfahren zum Ausbilden einer Kontaktöffnung in einer integrierten Schaltung bereitgestellt, welches die Schritte aufweist: Ausbilden einer ersten Isolationsschicht mit einem Planarisierungsmaterial auf deren Oberfläche über einer tieferliegenden Region in der integrierten Schaltung; Ätzen, um das Planarisierungsmaterial auf der ersten Isolationsschicht am Ort der zu bildenden Kontaktöffnung zu entfernen, wobei der Ätzvorgang bis zu einer Tiefe unter der Oberfläche der ersten Isolationsschicht durchgeführt wird, um hierdurch eine Öffnung auszubilden, wobei das Planarisierungsmaterial an den Seiten der Öffnung verbleibt; Ausbilden einer zweiten Isolationsschicht auf der integrierten Schaltung und innerhalb der Öffnung; und Ausbilden der Kontaktöffnung in der ersten und zweiten Isolationsschicht, um einen Abschnitt der tieferliegenden Region freizulegen, ohne das Planarisierungsmaterial freizulegen, wobei die Kontaktöffnung eine geringere Breite als die Öffnung aufweist und innerhalb der Öffnung angeordnet ist.
  • Die neuartigen Merkmale, welche als charakteristisch für die Erfindung angesehen werden, sind in den beigefügten Ansprüchen angegeben. Die Erfindung als solche sowie ein bevorzugter Verwendungsmodus und weitere Ziele und Vorteile der Erfindung werden am besten anhand der nachfolgenden detaillierten Beschreibung eines Ausführungsbeispiels in Verbindung mit den beigefügten Zeichnungen verstanden, wobei:
  • Fig. 1 bis 8 Schnittansichten einer integrierten Schaltung sind, welche ein bevorzugtes Verfahren zum Ausbilden von Kontaktöffnungen in einer integrierten Schaltung nach der vorliegenden Erfindung darstellen.
  • Die nachfolgend beschriebenen Prozeßschritte und Strukturen bilden nicht einen vollständigen Verfahrensablauf zum Herstellen von integrierten Schaltungen. Die vorliegende Erfindung kann in Verbindung mit integrierten Schaltungsherstellungstechniken ausgeführt werden, welche gegenwärtig im Stand der Technik verwendet werden; und es sind nur so viele von den üblicherweise verwendeten Prozeßschritten enthalten, die für ein Verständnis der vorliegenden Erfindung notwendig sind. Die Figuren, welche Querschnitte von Abschnitten einer integrierten Schaltung während der Herstellung darstellen, sind nicht maßstabgetreu gezeichnet, sondern vielmehr so gezeichnet, daß die wichtigen Merkmale der Erfindung dargestellt sind.
  • Gemäß Fig. 1 sind Leiterelemente 12, 14 auf einer tiefer- bzw. darunterliegenden Region 10 in einer integrierten Schaltung ausgebildet. Die tieferliegende Region 10 kann entweder ein Halbleitersubstrat oder eine Zwischenniveau- Isolationsschicht sein. Die Leiterelemente sind vorzugsweise Metallzwischenverbindungssignalleiter; sie können aber auch polykristalline Siliziumzwischenverbindungssignalleiter sein. Eine erste Isolationsschicht 16 wird sodann auf der integrierten Schaltung abgeschieden, gefolgt durch eine Planarisierungsschicht 18. Die erste Isolationsschicht 16 ist vorzugsweise aus einem Oxid; und die Planarisierungsschicht 18 ist vorzugsweise aus Spin- On-Glas. Es können aber auch andere Isolations- und Planarisierungsmaterialien verwendet werden.
  • Fig. 2 zeigt die integrierte Schaltung, nachdem ein anisotroper Ätzvorgang ausgeführt wurde, welcher Abschnitte der Planarisierungsschicht 18 in den niedrigen topographischen Regionen der ersten Isolationsschicht 16 zurückläßt. Wie es bekannt ist, wird auf diese Weise die Oberfläche der integrierten Schaltung planarisiert.
  • Gemäß Fig. 3 wird eine erste Maskierungsschicht 20 abgeschieden und auf der Oberfläche der integrierten Schaltung mit Hilfe bekannter Techniken strukturiert. Die erste Maskierungsschicht 20 ist in der Regel eine Photore sistmaske. Öffnungen 22, 24 in der ersten Maskierungsschicht 20 werden größer ausgebildet als die später auszubildenden Kontaktöffnungen.
  • Der Grund für die Tatsache, daß die Abmessung der Öffnungen 22, 24 in der Maskierungsschicht 20 größer gemacht wird, ist in Fig. 4 dargestellt. Diejenigen Abschnitte der ersten Isolationsschicht 16, welche in den Öffnungen 22, 24 freigelegt sind, werden anisotrop an- bzw. teilweise durchgeätzt. Abschnitte der Planarisierungsschicht 18, welche in Nähe der zu bildenden Kontaktöffnungen angeordnet sind, werden ebenfalls entfernt. Dies wird durchgeführt, so daß bei der Bildung der Kontaktöffnungen keinerlei Planasierungsmaterial in der Nähe vorhanden ist, welches die Kontakte verunreinigen könnte.
  • Gemäß Fig. 5 wird die erste Maskierungsschicht 20 entfernt, und eine zweite Isolationsschicht 26 wird über der integrierten Schaltung abgeschieden. Die zweite Isolationsschicht 26 ist vorzugsweise aus Oxid, kann aber aus anderen Isolationsmaterialien hergestellt werden.
  • Fig. 6 zeigt die integrierte Schaltung, nachdem eine zweite Maskierungsschicht 28 über der zweiten Isolationsschicht 26 abgeschieden wurde. Die Maskierungsschicht 28 wird mit Hilfe von bekannten Techniken strukturiert, um Öffnungen 30, 32 auszubilden, welche die Orte der noch auszubildenden Kontaktöffnungen definieren. Die Maskierungsschicht 28 ist in der Regel eine Photoresistmaske. Die Größen der Öffnungen 30, 32 sind kleiner der Öffnungen 20, 24, welche in der ersten Maskierungsschicht 20 ausgebildet sind.
  • Nach Fig. 7 werden Kontaktöffnungen 34, 36 ausgebildet, in denen ein anisotroper Ätzvorgang durch die erste 16 und zweite 26 Isolationsschicht durchgeführt wird, um die Leiterelemente 12, 14 freizulegen. Die zweite Maskierungsschicht 28 wird sodann entfernt.
  • Es ist ersichtlich, daß das Planarisierungsmaterial in der Planarisierungsschicht 18 in den Kontaktöffnungen 34, 36 nicht freigelegt ist. Die Kontaktöffnungen 34, 36 sind durch die Materialien der ersten 16 und zweiten 26 Isolationsschichten umgeben. Dem Fachmann ist klar, daß auf diese Weise verhindert wird, daß das Planarisierungsmaterial in die Kontaktöffnungen 34, 36 wandert und das Metall verunreinigt, welches für die Kontakte verwendet wird, oder später im Laufe des Herstellungsprozesses Stufenüberdeckungsprobleme verursacht.
  • Nach Fig. 8 wird eine Leitungsschicht 38 abgeschieden und auf Abschnitten der zweiten Isolationsschicht 26 strukturiert; die Leitungsschicht 38 erstreckt sich in die Kontaktöffnungen 34, 36 hinein, um einen elektrischen Kontakt mit den Leiterelementen 12, 14 zu bilden. Die Leitungsschicht 38 ist bevorzugt aus Aluminium hergestellt, es können aber auch andere leitende Materialien verwendet werden. Die integrierte Schaltung ist nunmehr fertig für weitere Prozeßschritte.
  • Wie oben beschrieben wurde, stellt die vorliegende Erfindung ein Verfahren zum Herstellen von Kontaktöffnungen zur Verfügung, welche frei sind Von hochdotierten Planarisierungsmaterialien entlang der Seitenwände. Dies verhindert, daß das Planarisierungsmaterial herausdiffundiert oder die Kontakte verunreinigt oder Stufenüberdeckungsprobleme später im Laufe des Herstellungsprozesses verursacht. Ferner erhöht die vorliegende Erfindung nicht wesentlich die Komplexität des Herstellungsprozesses.
  • Die vorliegende Erfindung liefert ein Verfahren, bei welchem der Schritt zum Ausbilden der zweiten Isolationsschicht eine Abscheidung einer Schicht aus Oxid auf der integrierten Schaltung umfaßt.
  • Die vorliegende Erfindung liefert ein Verfahren, bei welchem eine Zwischenverbindungsschicht eine Metallzwischenverbindung aufweist.
  • Die vorliegende Erfindung liefert ein Verfahren, bei welchem der Schritt zum Ausbilden der ersten Isolationsschicht eine Abscheidung einer Schicht aus Oxid auf der integrierten Schaltung umfaßt.
  • Die vorliegende Erfindung liefert ein Verfahren, bei welchem der Schritt zum Ausbilden der Planarisierungsschicht eine Abscheidung einer Schicht aus aufgeschleudertem Glas bzw. Spin-On-Glas auf der dielektrischen Schicht umfaßt.
  • Die vorliegende Erfindung liefert ein Verfahren, bei welchem der Schritt zum Ausbilden einer ersten Maskierungsschicht eine Abscheidung einer Photoresistschicht auf der integrierten Schaltung umfaßt.
  • Die vorliegende Erfindung liefert ein Verfahren, bei welchem der Schritt zum Ausbilden einer zweiten Maskierungsschicht eine Abscheidung einer Photoresistschicht auf der Isolationsschicht umfaßt.

Claims (21)

1. Verfahren zum Ausbilden einer Kontaktöffnung (34) in einer integrierten Schaltung, welches die Schritte aufweist:
Ausbilden einer ersten Isolationsschicht (16) mit einem Planarisierungsmaterial (18) auf deren Oberfläche über einer tieferliegenden Region (10, 12) in der integrierten Schaltung;
Ätzen, um das Planarisierungsmaterial auf der ersten Isolationsschicht (16) am Ort der zu bildenden Kontaktöffnung zu entfernen, wobei der Ätzvorgang bis zu einer Tiefe unter der Oberfläche der ersten Isolationsschicht (16) durchgeführt wird, um hierdurch eine Öffnung auszubilden, wobei das Planarisierungsmaterial (18) an den Seiten der Öffnung verbleibt;
Ausbilden einer zweiten Isolationsschicht (26) auf der integrierten Schaltung und innerhalb der Öffnung; und
Ausbilden der Kontaktöffnung (34) in der ersten (16) und zweiten (26) Isolationsschicht, um einen Abschnitt (12) der tieferliegenden Region (10, 12) freizulegen, ohne das Planarisierungsmaterial (18) freizulegen, wobei die Kontaktöffnung eine geringere Breite als die Öffnung aufweist und innerhalb der Öffnung angeordnet ist.
2. Verfahren nach Anspruch 1, welches ferner die Schritte umfaßt: Abscheiden und Strukturieren einer Leitungsschicht (38) auf Abschnitten der zweiten Isolationsschicht (26), wobei die Leitungsschicht sich in die Kontaktöffnung (34) hinein erstreckt, um einen elektrischen Kontakt mit einem Abschnitt der tieferliegenden Region (12) zu bilden.
3. Verfahren nach einem der vorstehenden Ansprüche, wobei der Schritt des Ausbildens der ersten Isolationsschicht (16) mit einem Planarisierungsmaterial (18) die Schritte umfaßt:
Abscheiden einer Schicht aus Oxid (16) auf der integrierten Schaltung;
Abscheiden einer Schicht aus Spin-On-Glas (18) auf der Schicht aus Oxid; und
anisotropes Ätzen des Spin-On-Glases (18).
4. Verfahren nach einem der vorstehenden Ansprüche, wobei der Ätzschritt in der ersten Isolationsschicht (16) einen anisotropen Ätzvorgang der Schicht umfaßt.
5. Verfahren nach einem der vorstehenden Ansprüche, bei welchem der Schritt des Ausbildens der Kontaktöffnung (34) einen anisotropen Ätzvorgang durch die erste (16) und zweite (26) Isolationsschicht umfaßt.
6. Verfahren nach einem der vorstehenden Ansprüche, bei welchem die tieferliegende Region eine Zwischenverbindungsschicht (12) aufweist, welche auf einem Halbleitersubstrat (10) ausgebildet ist.
7. Verfahren nach Anspruch 1, welches ferner den Schritt umfaßt:
Ausbilden von Leiterelementen (12, 14) auf einer tieferliegenden Region in der integrierten Schaltung, vor dem Schritt des Ausbildens der ersten Isolationsschicht.
8. Verfahren nach Anspruch 7, bei welchem der Schritt des Ausbildens einer ersten Isolationsschicht mit einem Planarisierungsmaterial auf deren Oberfläche umfaßt:
Ausbilden einer ersten Isolationsschicht (16) auf der integrierten Schaltung; und
Ausbilden einer Planarisierungsschicht (18) auf der ersten Isolationsschicht.
9. Verfahren nach Anspruch 8, bei welchem der partielle Ätzvorgang in der ersten Isolationsschicht umfaßt:
Ausbilden einer ersten Maskierungsschicht (20) auf der integrierten Schaltung;
Strukturieren der ersten Maskierungsschicht, um eine Öffnung festzulegen, wobei die Abmessung der Öffnung größer ist als die Abmessung der zu bildenden Kontaktöffnung (34);
Entfernen von allen verbleibenden Abschnitten der Planarisierungsschicht innerhalb der Öffnung und eines Abschnittes der ersten Isolationsschicht; und
Entfernen der ersten Maskierungsschicht (20).
10. Verfahren nach Anspruch 9, bei welchem der Schritt des Ausbildens einer Kontaktöffnung durch die ersten und zweite Isolationsschicht umfaßt:
Ausbilden einer ersten Maskierungsschicht (28) auf der zweiten Isolationsschicht (26);
Strukturieren der zweiten Maskierungsschicht, um eine Öffnung (30) auszubilden, welche den Ort der zu bildenden Öffnung festlegt, wobei die Abmessung der Öffnung (30) in der zweiten Maskierungsschicht kleiner ist als die Abmessung der Öffnung (22), die in der ersten Maskierungsschicht (20) ausgebildet ist; und
Ausbilden einer Kontaktöffnung (34) durch die erste (16) und zweite (26) Isolationsschicht, um einen Abschnitt der Leiterelemente (12, 14) freizulegen.
11. Verfahren nach Anspruch 7 oder einem der vorstehenden und von Anspruch 7 abhängigen Ansprüche, wobei der Schritt des Ausbildens der Leiterelemente auf der tieferliegenden Region die Abscheidung einer Schicht aus Metall und die Strukturierung derselben umfaßt, um eine Metallzwischenverbindung auszubilden.
12. Verfahren nach Anspruch 9 oder einem der vorstehenden und von Anspruch 9 abhängigen Ansprüche, wobei vor dem Ausbilden der ersten Maskierungsschicht (20) die Planarisierungsschicht (18) geätzt wird, um die Planarisierungsschicht dünner zu machen.
13. Verfahren nach Anspruch 12, wobei die Planarisierungsschicht (18) anisotrop geätzt wird.
14. Verfahren nach Anspruch 9 oder einem der vorstehenden und von Anspruch 9 abhängigen Ansprüche, wobei der Schritt des Entfernens eines Abschnittes der ersten Isolationsschicht (16) und jeder verbleibenden Abschnitte der Planarisierungsschicht (18) einen anisotropen Ätzvorgang der Schichten (16, 18) umfaßt.
15. Verfahren nach Anspruch 10 oder einem der vorstehenden und von Anspruch 10 abhängigen Ansprüchen, wobei der Schritt des Ausbildens der Kontaktöffnung einen anisotropen Ätzvorgang der ersten (16) und zweiten (26) Isolationsschicht umfaßt, um einen Abschnitt der Leiterelemente freizulegen.
16. Verfahren nach einem der Ansprüche 7 bis 15, welches ferner die Schritte aufweist:
Entfernen der zweiten Maskierungsschicht (28); und
Abscheiden und Strukturieren einer Leitungsschicht (38) auf einem Abschnitt der zweiten Isolationsschicht (26), wobei sich die Leitungsschicht in die Kontaktöffnung (34) erstreckt, um einen elektrischen Kontakt mit einem Abschnitt (12) der Leiterelemente zu bilden.
17. Verfahren nach Anspruch 8 oder einem der vorstehenden und von Anspruch 8 abhängigen Ansprüche, wobei der Schritt des Ausbildens der ersten Isolationsschicht (16) die Abscheidung einer Schicht aus Oxid auf der integrierten Schaltung umfaßt.
18. Verfahren nach Anspruch 8 oder einem der vorstehenden und von Anspruch 8 abhängigen Ansprüche, bei welchem der Schritt des Ausbildens der Planarisierungsschicht (26) die Abscheidung einer Schicht aus Spin-On-Glas auf der ersten Isolationsschicht umfaßt.
19. Verfahren nach Anspruch 9 oder einem der vorstehenden und von Anspruch 9 abhängigen Ansprüche, wobei der Schritt des Ausbildens einer ersten Maskierungsschicht (20) die Abscheidung einer Photoresistschicht auf der integrierten Schaltung umfaßt.
20. Verfahren nach einem der vorstehenden Ansprüche, wobei der Schritt des Ausbildens der zweiten Isolationsschicht (26) die Abscheidung einer Schicht aus Oxid auf der integrierten Schaltung umfaßt.
21. Verfahren nach Anspruch 10 oder einem der vorstehenden und von Anspruch 10 abhängigen Ansprüche, wobei der Schritt des Ausbildens einer zweiten Maskierungsschicht (28) die Abscheidung einer Photoresistschicht auf der integrierten Schaltung umfaßt.
DE69326269T 1992-02-28 1993-02-23 Herstellungsverfahren von Kontaktöffnungen in integrierten Schaltungen Expired - Fee Related DE69326269T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US07/843,507 US5384483A (en) 1992-02-28 1992-02-28 Planarizing glass layer spaced from via holes

Publications (2)

Publication Number Publication Date
DE69326269D1 DE69326269D1 (de) 1999-10-14
DE69326269T2 true DE69326269T2 (de) 1999-12-30

Family

ID=25290206

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69326269T Expired - Fee Related DE69326269T2 (de) 1992-02-28 1993-02-23 Herstellungsverfahren von Kontaktöffnungen in integrierten Schaltungen

Country Status (4)

Country Link
US (2) US5384483A (de)
EP (1) EP0558260B1 (de)
JP (1) JP3517426B2 (de)
DE (1) DE69326269T2 (de)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3068378B2 (ja) * 1993-08-03 2000-07-24 日本電気アイシーマイコンシステム株式会社 半導体記憶装置
US5531018A (en) * 1993-12-20 1996-07-02 General Electric Company Method of micromachining electromagnetically actuated current switches with polyimide reinforcement seals, and switches produced thereby
US5710460A (en) * 1995-04-21 1998-01-20 International Business Machines Corporation Structure for reducing microelectronic short circuits using spin-on glass as part of the interlayer dielectric
KR100208442B1 (ko) * 1995-06-24 1999-07-15 김영환 반도체 소자의 비아홀 형성방법
US5611941A (en) * 1995-07-17 1997-03-18 Rainbow Display Serivices Method for forming a ferroelectric liquid crystal spatial light modulator utilizing a planarization process
US6191484B1 (en) 1995-07-28 2001-02-20 Stmicroelectronics, Inc. Method of forming planarized multilevel metallization in an integrated circuit
US5856707A (en) * 1995-09-11 1999-01-05 Stmicroelectronics, Inc. Vias and contact plugs with an aspect ratio lower than the aspect ratio of the structure in which they are formed
US6111319A (en) * 1995-12-19 2000-08-29 Stmicroelectronics, Inc. Method of forming submicron contacts and vias in an integrated circuit
US5847460A (en) * 1995-12-19 1998-12-08 Stmicroelectronics, Inc. Submicron contacts and vias in an integrated circuit
US5849637A (en) * 1996-06-10 1998-12-15 Wang; Chin-Kun Integration of spin-on gap filling dielectric with W-plug without outgassing
US5928960A (en) * 1996-10-24 1999-07-27 International Business Machines Corporation Process for reducing pattern factor effects in CMP planarization
KR100230405B1 (ko) * 1997-01-30 1999-11-15 윤종용 반도체장치의 다층 배선 형성방법
JPH10223304A (ja) * 1997-01-31 1998-08-21 Whitaker Corp:The 防水型電気コネクタ組立体
JP3085231B2 (ja) * 1997-02-20 2000-09-04 日本電気株式会社 半導体装置の製造方法
EP0954017A3 (de) * 1998-04-16 2000-08-09 STMicroelectronics, Inc. Eine Halbleiterstruktur mit einem verbesserten Pre-metal-Dielektrik-Stapel
US6409312B1 (en) 2001-03-27 2002-06-25 Lexmark International, Inc. Ink jet printer nozzle plate and process therefor
DE102006015096B4 (de) * 2006-03-31 2011-08-18 Globalfoundries Inc. Verfahren zur Verringerung der durch Polieren hervorgerufenen Schäden in einer Kontaktstruktur durch Bilden einer Deckschicht
US8264091B2 (en) * 2009-09-21 2012-09-11 Stats Chippac Ltd. Integrated circuit packaging system with encapsulated via and method of manufacture thereof

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3383568A (en) * 1965-02-04 1968-05-14 Texas Instruments Inc Semiconductor device utilizing glass and oxides as an insulator for hermetically sealing the junctions
JPS5819129B2 (ja) * 1975-12-10 1983-04-16 株式会社東芝 ハンドウタイソウチノ セイゾウホウホウ
US4489481A (en) * 1982-09-20 1984-12-25 Texas Instruments Incorporated Insulator and metallization method for VLSI devices with anisotropically-etched contact holes
US4615984A (en) * 1984-02-23 1986-10-07 Becton Dickinson & Company Dissociation of ligand-binder complex using ultrasound
BE901350A (fr) * 1984-12-21 1985-06-21 Itt Ind Belgium Methode pour preparer un dispositif semiconducteur avant d'y deposer un metal.
US4614021A (en) * 1985-03-29 1986-09-30 Motorola, Inc. Pillar via process
US4675984A (en) * 1985-09-19 1987-06-30 Rca Corporation Method of exposing only the top surface of a mesa
GB2216336A (en) * 1988-03-30 1989-10-04 Philips Nv Forming insulating layers on substrates
JPH02170553A (ja) * 1988-12-23 1990-07-02 Nec Corp 半導体装置の製造方法
US5068711A (en) * 1989-03-20 1991-11-26 Fujitsu Limited Semiconductor device having a planarized surface
JPH0435048A (ja) * 1990-05-31 1992-02-05 Kawasaki Steel Corp 半導体装置の多層配線形成方法
JPH0435047A (ja) * 1990-05-31 1992-02-05 Kawasaki Steel Corp 半導体装置の多層配線形成方法
JPH04139828A (ja) * 1990-10-01 1992-05-13 Nec Corp 半導体装置の製造方法
US5117273A (en) * 1990-11-16 1992-05-26 Sgs-Thomson Microelectronics, Inc. Contact for integrated circuits
JPH0645327A (ja) * 1991-01-09 1994-02-18 Nec Corp 半導体装置の製造方法
JPH04370934A (ja) * 1991-06-20 1992-12-24 Fujitsu Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
US5384483A (en) 1995-01-24
US5437763A (en) 1995-08-01
EP0558260B1 (de) 1999-09-08
EP0558260A1 (de) 1993-09-01
DE69326269D1 (de) 1999-10-14
JP3517426B2 (ja) 2004-04-12
JPH0645274A (ja) 1994-02-18

Similar Documents

Publication Publication Date Title
DE69326269T2 (de) Herstellungsverfahren von Kontaktöffnungen in integrierten Schaltungen
DE69321149T2 (de) Halbleiter-Kontaktöffnungsstruktur und -verfahren
DE69531244T2 (de) Vereinfachter doppel-damaszenen prozess für die herstellung einer mehrlagen-metallisierung und einer verbindungsstruktur
DE68923305T2 (de) Elektrische Leitungen für elektronische Bauelemente.
DE69211093T2 (de) Verfahren zur Herstellung einer integrierten Schaltung mit selbstjustierten Kontakten zwischen eng beabstandeten Strukturen
DE3834241C2 (de) Halbleitereinrichtung und Verfahren zum Herstellen einer Halbleitereinrichtung
DE69226819T2 (de) Metallische Planar-Bondfläche mit mehreren Schichten und Verfahren zu ihrer Herstellung
EP0001100B1 (de) Verfahren zum Herstellen von in Silicium eingelegten dielektrischen Isolationsbereichen mittels geladener und beschleunigter Teilchen
DE68917614T2 (de) Verfahren zum Ausrichten und zur Herstellung eines Verbindungszapfens.
DE4310955C2 (de) Verfahren zum Bearbeiten eines Halbleiterwafers
DE3587829T2 (de) Verfahren zur herstellung von untereinander selbstalignierten gräben unter verwendung einer maske.
DE69226328T2 (de) Selbstjustierende Kontaktstützer für Halbleitervorrichtungen
DE69228099T2 (de) Verfahren zur Herstellung von Sacklöchern und hergestellte Struktur
DE19860505A1 (de) ESD-Schutzschaltung und Verfahren zu deren Herstellung
DE19704149B4 (de) Verfahren zum Herstellen einer Metallverdrahtung an einem Halbleiterbauteil sowie nach diesem Verfahren hergestellte Metallverdrahtung
DE2723944A1 (de) Anordnung aus einer strukturierten schicht und einem muster festgelegter dicke und verfahren zu ihrer herstellung
DE4139462C2 (de) Verfahren zur Verbindung von Schichten in einer Halbleitervorrichtung
DE19501557A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE69022637T2 (de) Verfahren zur Herstellung eines Halbleiterbauelementes auf welchem eine isolierende Shicht eine gleichmässige Dicke hat.
DE69220559T2 (de) Verfahren zur Herstellung von Kontakten in Löchern in integrierten Schaltungen
DE19531602C2 (de) Verbindungsstruktur einer Halbleitereinrichtung und ihr Herstellungsverfahren
DE69318880T2 (de) Planarisierungsverfahren von einer integrierten Schaltung
DE68914099T2 (de) Flankenabschrägen von Löchern durch dielektrische Schichten zur Erzeugung von Kontakten in integrierten Schaltkreisen.
DE69025888T2 (de) Halbleiterbauelement mit einem dielektrischen Isolierungsbereich mit der Struktur einer U-förmigen Nut
EP0012863A2 (de) Verfahren zur Herstellung von Halbleiteranordnungen mit herabgesetzter parasitärer Kapazität

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee