JPH04370934A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04370934A JPH04370934A JP14771491A JP14771491A JPH04370934A JP H04370934 A JPH04370934 A JP H04370934A JP 14771491 A JP14771491 A JP 14771491A JP 14771491 A JP14771491 A JP 14771491A JP H04370934 A JPH04370934 A JP H04370934A
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Landscapes
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は，半導体装置の多層配線
膜の平坦化方法に関する。近年，半導体装置の高集積化
，大容量化にともなって，多層配線もその段差が大きく
なり，平坦化技術の開発が要求されている。
膜の平坦化方法に関する。近年，半導体装置の高集積化
，大容量化にともなって，多層配線もその段差が大きく
なり，平坦化技術の開発が要求されている。
【０００２】
【従来の技術】図３は従来例の説明図である。図におい
て，１９はシリコン（Ｓｉ）基板， ２０は下地アルミ
ニウム（Ａｌ）膜， ２１は下地燐珪酸ガラス（ＰＳＧ
）膜，２２はＳＯＧ膜，２３はアルゴン（Ａｒ）ガスを
含むエッチングガス， ２４は上層ＰＳＧ膜，２５はコ
ンタクトホール， ２６はサイドエッチングされた部分
， ２７はチタン（Ｔｉ）膜， ２８は上層Ａｌ膜，
２９は空洞部分である。
て，１９はシリコン（Ｓｉ）基板， ２０は下地アルミ
ニウム（Ａｌ）膜， ２１は下地燐珪酸ガラス（ＰＳＧ
）膜，２２はＳＯＧ膜，２３はアルゴン（Ａｒ）ガスを
含むエッチングガス， ２４は上層ＰＳＧ膜，２５はコ
ンタクトホール， ２６はサイドエッチングされた部分
， ２７はチタン（Ｔｉ）膜， ２８は上層Ａｌ膜，
２９は空洞部分である。
【０００３】多層配線膜を平坦化する場合に，先ず，多
層配線膜の凸凹をなくすために， ＳＯＧ膜を厚く平ら
に塗布しべーキングした後，この膜をエッチバックして
いた。即ち，図３（ａ）に示すように，あらかじめ下地
Ａｌ膜２０の電極配線が形成されたＳｉ基板１９上に，
下地ＰＳＧ膜２１を被覆すると，下地Ａｌ膜２０は１μ
ｍ程度の厚さがあり，下地ＰＳＧ膜２１にほぼ下地Ａｌ
膜２０の厚さと同じ高さの段差が生じる。
層配線膜の凸凹をなくすために， ＳＯＧ膜を厚く平ら
に塗布しべーキングした後，この膜をエッチバックして
いた。即ち，図３（ａ）に示すように，あらかじめ下地
Ａｌ膜２０の電極配線が形成されたＳｉ基板１９上に，
下地ＰＳＧ膜２１を被覆すると，下地Ａｌ膜２０は１μ
ｍ程度の厚さがあり，下地ＰＳＧ膜２１にほぼ下地Ａｌ
膜２０の厚さと同じ高さの段差が生じる。
【０００４】そのため，図３（ｂ）に示すように，ＳＯ
Ｇ膜２２を ０．５μｍ程度の厚さに塗布して，その表
面を平坦にする。その後，図３（ｃ）に示すように，Ａ
ｒガスを含んだエッチングガス２３を用いて，ＳＯＧ膜
２２と下地ＰＳＧ膜２１のエッチングレートが同じにな
るようなガスの組成条件で，下地Ａｌ膜２０が露出しな
い程度まで，下地Ａｌ膜２０上の下地ＰＳＧ膜２２膜を
エッチバックする。
Ｇ膜２２を ０．５μｍ程度の厚さに塗布して，その表
面を平坦にする。その後，図３（ｃ）に示すように，Ａ
ｒガスを含んだエッチングガス２３を用いて，ＳＯＧ膜
２２と下地ＰＳＧ膜２１のエッチングレートが同じにな
るようなガスの組成条件で，下地Ａｌ膜２０が露出しな
い程度まで，下地Ａｌ膜２０上の下地ＰＳＧ膜２２膜を
エッチバックする。
【０００５】この場合， 下地Ａｌ膜２０上の下地ＰＳ
Ｇ膜２２上にＳＯＧ膜２２が少しでも残っていると，
その上に上層ＰＳＧ膜２４を成長し， 電極コンタクト
用のコンタクトホール２５を開口する場合に， ＳＯＧ
膜２２がコンタクトホール２５内に露出していると，サ
イドエッチング等の不都合を生じるので， 下地Ａｌ膜
２０上の下地ＰＳＧ膜２２上のＳＯＧ膜２２は完全にエ
ッチング除去する必要がある。
Ｇ膜２２上にＳＯＧ膜２２が少しでも残っていると，
その上に上層ＰＳＧ膜２４を成長し， 電極コンタクト
用のコンタクトホール２５を開口する場合に， ＳＯＧ
膜２２がコンタクトホール２５内に露出していると，サ
イドエッチング等の不都合を生じるので， 下地Ａｌ膜
２０上の下地ＰＳＧ膜２２上のＳＯＧ膜２２は完全にエ
ッチング除去する必要がある。
【０００６】従来は， 二酸化シリコン（ＳｉＯ２）膜
やＰＳＧ膜等のドライエッチングには四弗化メタン（Ｃ
Ｆ４） や八弗化ブテン（Ｃ４Ｈ８）の混合ガスが使用
されてきたが， Ｓｉ基板上に反応析出物がデポジット
しやすく， エッチングレートも遅いので， さらにＡ
ｒガスを加えて， Ｓｉ基板上を叩いてクリーニングし
，かつ， エッチングレートを早くしていた。
やＰＳＧ膜等のドライエッチングには四弗化メタン（Ｃ
Ｆ４） や八弗化ブテン（Ｃ４Ｈ８）の混合ガスが使用
されてきたが， Ｓｉ基板上に反応析出物がデポジット
しやすく， エッチングレートも遅いので， さらにＡ
ｒガスを加えて， Ｓｉ基板上を叩いてクリーニングし
，かつ， エッチングレートを早くしていた。
【０００７】続いて，図３（ｄ）に示すように，平坦化
したＳｉ基板１９上に上層ＰＳＧ膜２４を被覆した後，
図３（ｅ）に示すように，図示しないレジスト膜をマス
クとして，下地Ａｌ膜２０上の上層ＰＳＧ膜２４と下地
ＰＳＧ膜を連続的に異方性ドライエッチングを行って，
下地Ａｌ膜２０に達するコンタクトホール２５を開口す
る。
したＳｉ基板１９上に上層ＰＳＧ膜２４を被覆した後，
図３（ｅ）に示すように，図示しないレジスト膜をマス
クとして，下地Ａｌ膜２０上の上層ＰＳＧ膜２４と下地
ＰＳＧ膜を連続的に異方性ドライエッチングを行って，
下地Ａｌ膜２０に達するコンタクトホール２５を開口す
る。
【０００８】そして，密着性を良くするためにチタン（
Ｔｉ）膜２７を薄く被着し，図３（ｆ）に示すように，
上層Ａｌ膜２８をスパッタにより被覆し，パターニング
してＡｌ電極配線膜を形成していた。
Ｔｉ）膜２７を薄く被着し，図３（ｆ）に示すように，
上層Ａｌ膜２８をスパッタにより被覆し，パターニング
してＡｌ電極配線膜を形成していた。
【０００９】
【発明が解決しようとする課題】従来は，下地ＰＳＧ膜
２１とＳＯＧ膜２２のエッチバックを行う際に，Ａｒガ
スを含むエッチングガス２３を用いてエッチングを行っ
ていた。
２１とＳＯＧ膜２２のエッチバックを行う際に，Ａｒガ
スを含むエッチングガス２３を用いてエッチングを行っ
ていた。
【００１０】ところが，従来の方法による一つの条件で
は，下地ＰＳＧ膜２１にコンタクトホール２５を開口す
る際に，下地ＰＳＧ膜２１の中にエッチングレートが異
常に早い部分が生じることが判った。これは，下地ＰＳ
Ｇ膜２１と上層ＰＳＧ膜２４の界面で生ずる。
は，下地ＰＳＧ膜２１にコンタクトホール２５を開口す
る際に，下地ＰＳＧ膜２１の中にエッチングレートが異
常に早い部分が生じることが判った。これは，下地ＰＳ
Ｇ膜２１と上層ＰＳＧ膜２４の界面で生ずる。
【００１１】この原因は， 下地ＰＳＧ膜２１をＡｒガ
スを含んだエッチングガス２３でエッチングした場合に
， その表面がＡｒガスで叩かれてクリーニングされる
ため， このＡｒガスのクリーニング効果により下地Ｐ
ＳＧ膜２１上に，上層ＰＳＧ膜２４を成長する際の核と
なる不純物が少なくなり， 上層ＰＳＧ膜２４の成長初
期の膜質が疎となって，エッチングレートの速い膜が当
初に薄く出来てしまうためである。
スを含んだエッチングガス２３でエッチングした場合に
， その表面がＡｒガスで叩かれてクリーニングされる
ため， このＡｒガスのクリーニング効果により下地Ｐ
ＳＧ膜２１上に，上層ＰＳＧ膜２４を成長する際の核と
なる不純物が少なくなり， 上層ＰＳＧ膜２４の成長初
期の膜質が疎となって，エッチングレートの速い膜が当
初に薄く出来てしまうためである。
【００１２】このため，エッチバックを行った場合に，
図３（ｅ）の右にコンタクトホール２５の部分を拡大し
て示すように，上層ＰＳＧ膜２４の下地ＰＳＧ膜２１と
の界面がサイドエッチングされてコンタクトホール２５
の形状が悪化し，サイドエッチングされた部分２６に密
着性向上のための薄いＴｉ膜２７が付着しない。
図３（ｅ）の右にコンタクトホール２５の部分を拡大し
て示すように，上層ＰＳＧ膜２４の下地ＰＳＧ膜２１と
の界面がサイドエッチングされてコンタクトホール２５
の形状が悪化し，サイドエッチングされた部分２６に密
着性向上のための薄いＴｉ膜２７が付着しない。
【００１３】そのため， 図３（ｆ）の右にコンタクト
ホール２５の部分を拡大して示すように，下地Ａｌ膜２
０と上層Ａｌ膜２８の接続部にいわゆる鬆〔す〕と称す
る空洞部分２９が生じて，配線電極の断線等の上層Ａｌ
膜２８のカバレッジ不良を生じていた。
ホール２５の部分を拡大して示すように，下地Ａｌ膜２
０と上層Ａｌ膜２８の接続部にいわゆる鬆〔す〕と称す
る空洞部分２９が生じて，配線電極の断線等の上層Ａｌ
膜２８のカバレッジ不良を生じていた。
【００１４】本発明は，以上の点に鑑みて，コンタクト
ホールの形状が，サイドエッチングを生じないで，正常
に保たれるようなエッチング方法の開発を目的として考
え出されたものである。
ホールの形状が，サイドエッチングを生じないで，正常
に保たれるようなエッチング方法の開発を目的として考
え出されたものである。
【００１５】
【課題を解決するための手段】図１は本発明の原理説明
図である。図において，１は半導体基板，２は下地電極
膜，３は下地絶縁膜，４はＳＯＧ膜，５はＡｒガスを含
むエッチングガス，６はＡｒガスを含まないエッチング
ガス，７は上層絶縁膜，８はコンタクトホールである。
図である。図において，１は半導体基板，２は下地電極
膜，３は下地絶縁膜，４はＳＯＧ膜，５はＡｒガスを含
むエッチングガス，６はＡｒガスを含まないエッチング
ガス，７は上層絶縁膜，８はコンタクトホールである。
【００１６】上記の問題点を解決するためには， 下地
と上層のＰＳＧ膜の界面で，エッチングレートが早くな
る部分が形成されないように，下地ＰＳＧ膜とＳＯＧ膜
からなる平坦化膜をＡｒガスを含まないガスを用いてエ
ッチングすれば良い。
と上層のＰＳＧ膜の界面で，エッチングレートが早くな
る部分が形成されないように，下地ＰＳＧ膜とＳＯＧ膜
からなる平坦化膜をＡｒガスを含まないガスを用いてエ
ッチングすれば良い。
【００１７】しかし，このガス系はエッチングレートが
遅く，析出物が生ずるので，平坦化膜全体をこのガス系
でエッチングすることは困難である。そこで下地ＰＳＧ
膜とＳＯＧ膜からなる平坦化膜のエッチングを，まず従
来のようにＡｒガスを含んだエッチングガスを使用して
エッチングする。
遅く，析出物が生ずるので，平坦化膜全体をこのガス系
でエッチングすることは困難である。そこで下地ＰＳＧ
膜とＳＯＧ膜からなる平坦化膜のエッチングを，まず従
来のようにＡｒガスを含んだエッチングガスを使用して
エッチングする。
【００１８】次いで，該平坦化膜のエッチングが終わり
に近づいたら，エッチングガスをＡｒガスを含まないエ
ッチングガスに交換してエッチングを行う。また， 半
導体基板の平坦度を保つために，ＰＳＧ膜とＳＯＧ膜を
同時にエッチングする際に，エッチングレートが同じに
なるように，エッチングガスの組成比を調整する。
に近づいたら，エッチングガスをＡｒガスを含まないエ
ッチングガスに交換してエッチングを行う。また， 半
導体基板の平坦度を保つために，ＰＳＧ膜とＳＯＧ膜を
同時にエッチングする際に，エッチングレートが同じに
なるように，エッチングガスの組成比を調整する。
【００１９】即ち， 本発明の目的は， 図１（ａ）に
示すように，表面に下地電極膜２の形成された半導体基
板１上に下地絶縁膜３を被覆する工程と，図１（ｂ）に
示すように，半導体基板１表面が平坦になるように，
ＳＯＧ膜４を塗布する工程と，図１（ｃ）に示すように
，Ａｒガスを含むエッチングガス５を用いて， 半導体
基板の平坦度を保ちながら，ＳＯＧ膜４と下地絶縁膜３
からなる平坦化膜の一部を下地電極膜２上の下地絶縁膜
３が表出するまでドライエッチングする工程と，続いて
， 図１（ｄ）に示すように，Ａｒガスを含まないエッ
チングガス６を用いて， 半導体基板の平坦度を保ちな
がら，平坦化膜の残りの部分を該下地絶縁膜３下の下地
電極膜２が表出しない深さまで残りの下地絶縁膜３及び
ＳＯＧ膜４をドライエッチングする工程と，図１（ｅ）
に示すように，半導体基板１上に上層絶縁膜７を被覆す
る工程と，図１（ｆ）に示すように，下地電極膜２上の
上層絶縁膜７， 及び下地絶縁膜３を選択的に異方性エ
ッチングして， 下地電極膜２まで達するコンタクトホ
ール８を形成する工程とを含むことにより達成される。
示すように，表面に下地電極膜２の形成された半導体基
板１上に下地絶縁膜３を被覆する工程と，図１（ｂ）に
示すように，半導体基板１表面が平坦になるように，
ＳＯＧ膜４を塗布する工程と，図１（ｃ）に示すように
，Ａｒガスを含むエッチングガス５を用いて， 半導体
基板の平坦度を保ちながら，ＳＯＧ膜４と下地絶縁膜３
からなる平坦化膜の一部を下地電極膜２上の下地絶縁膜
３が表出するまでドライエッチングする工程と，続いて
， 図１（ｄ）に示すように，Ａｒガスを含まないエッ
チングガス６を用いて， 半導体基板の平坦度を保ちな
がら，平坦化膜の残りの部分を該下地絶縁膜３下の下地
電極膜２が表出しない深さまで残りの下地絶縁膜３及び
ＳＯＧ膜４をドライエッチングする工程と，図１（ｅ）
に示すように，半導体基板１上に上層絶縁膜７を被覆す
る工程と，図１（ｆ）に示すように，下地電極膜２上の
上層絶縁膜７， 及び下地絶縁膜３を選択的に異方性エ
ッチングして， 下地電極膜２まで達するコンタクトホ
ール８を形成する工程とを含むことにより達成される。
【００２０】
【作用】本発明では，下地絶縁膜とＳＯＧ膜からなる平
坦化膜の大半をＡｒガスを含むエッチングガスでエッチ
ングした後， 途中でＡｒガスを含まないエッチングガ
スのドライエッチングに切り変えて， 該平坦化膜の残
りをエッチングするため， 最初はＡｒガスで叩かれ，
平坦化膜の表面がクリーンな状態で早くエッチングされ
るが，後は， Ａｒガスを含まないエッチング系ガスで
エッチングするため， エッチングレートも遅く， 表
面に析出物も形成される。
坦化膜の大半をＡｒガスを含むエッチングガスでエッチ
ングした後， 途中でＡｒガスを含まないエッチングガ
スのドライエッチングに切り変えて， 該平坦化膜の残
りをエッチングするため， 最初はＡｒガスで叩かれ，
平坦化膜の表面がクリーンな状態で早くエッチングされ
るが，後は， Ａｒガスを含まないエッチング系ガスで
エッチングするため， エッチングレートも遅く， 表
面に析出物も形成される。
【００２１】このような状態の膜面に上層絶縁膜を成長
させた方が， 円滑に成長が進み， 下地絶縁膜と上層
絶縁膜の境界にエッチングレートの早い， 不完全な絶
縁膜の出来る可能性が少なくなる。従って， コンタク
トホールを開口した時に， 絶縁膜境界にサイドエッチ
ングが生じないため， Ａｌ電極膜の下地となるチタン
膜が完全に形成され， Ａｌ電極膜に鬆を生じることが
防止される。
させた方が， 円滑に成長が進み， 下地絶縁膜と上層
絶縁膜の境界にエッチングレートの早い， 不完全な絶
縁膜の出来る可能性が少なくなる。従って， コンタク
トホールを開口した時に， 絶縁膜境界にサイドエッチ
ングが生じないため， Ａｌ電極膜の下地となるチタン
膜が完全に形成され， Ａｌ電極膜に鬆を生じることが
防止される。
【００２２】
【実施例】図２は本発明の一実施例の工程順模式断面図
である。図において， ９はＳｉ基板，１０はＡｌ電極
膜， １１は下地ＰＳＧ膜，１２はＳＯＧ膜，１３はＡ
ｒ＋ＣＦ４＋Ｃ４Ｆ８ ，１４はＣＦ４＋Ｃ４Ｆ８，
１５は上層ＰＳＧ膜，１６はコンタクトホール，１７は
Ｔｉ膜，１８はＡｌ配線膜である。
である。図において， ９はＳｉ基板，１０はＡｌ電極
膜， １１は下地ＰＳＧ膜，１２はＳＯＧ膜，１３はＡ
ｒ＋ＣＦ４＋Ｃ４Ｆ８ ，１４はＣＦ４＋Ｃ４Ｆ８，
１５は上層ＰＳＧ膜，１６はコンタクトホール，１７は
Ｔｉ膜，１８はＡｌ配線膜である。
【００２３】本発明の一実施例について，工程順に説明
する。図２（ａ）に示すように，図１（ａ）に示すよう
に，厚さ ８，０００ÅのＡｌ電極膜１０が形成された
Ｓｉ基板９上に下地ＰＳＧ膜１１を ８，０００Åの厚
さに被覆する。すると，Ａｌ電極膜１０上の下地ＰＳＧ
膜１１のＡｌ電極膜１０上とＳｉ基板９上では矢印で示
すように ８，０００Åの差が生じる。
する。図２（ａ）に示すように，図１（ａ）に示すよう
に，厚さ ８，０００ÅのＡｌ電極膜１０が形成された
Ｓｉ基板９上に下地ＰＳＧ膜１１を ８，０００Åの厚
さに被覆する。すると，Ａｌ電極膜１０上の下地ＰＳＧ
膜１１のＡｌ電極膜１０上とＳｉ基板９上では矢印で示
すように ８，０００Åの差が生じる。
【００２４】そこで，表面が平坦になるように， ＳＯ
Ｇ膜１２を ５，０００Åの厚さに塗布し， 窒素（Ｎ
２）雰囲気中でベーキングすると，このＳＯＧ膜１２は
Ａｌ電極膜１０の上の下地ＰＳＧ膜１１上で １，５０
０Å程度， それ以外で ８，０００〜 ５，０００Å
程度となる。
Ｇ膜１２を ５，０００Åの厚さに塗布し， 窒素（Ｎ
２）雰囲気中でベーキングすると，このＳＯＧ膜１２は
Ａｌ電極膜１０の上の下地ＰＳＧ膜１１上で １，５０
０Å程度， それ以外で ８，０００〜 ５，０００Å
程度となる。
【００２５】図２（ｂ）に示すように，ＳＯＧ膜４をＡ
ｒ＋ＣＦ４＋ＣＨＦ３のガス１３を用いて ７，０００
〜 ８，０００Åドライエッチングする。このガスのエ
ッチングレートは， 一般にＳＯＧ膜１２で １，６０
０Å程度， ＰＳＧ膜で ３，２００Å程度であるが，
実施例のように， ＳＯＧ膜とＰＳＧ膜が混在した状
態でエッチングすると，ガスの組成比を適当に選べば，
ＰＳＧ膜から放出される酸素の影響で，どちらのエッチ
ングレートも同じエッチングレートで， Ｓｉ基板９に
対して，平坦にエッチングされていく。
ｒ＋ＣＦ４＋ＣＨＦ３のガス１３を用いて ７，０００
〜 ８，０００Åドライエッチングする。このガスのエ
ッチングレートは， 一般にＳＯＧ膜１２で １，６０
０Å程度， ＰＳＧ膜で ３，２００Å程度であるが，
実施例のように， ＳＯＧ膜とＰＳＧ膜が混在した状
態でエッチングすると，ガスの組成比を適当に選べば，
ＰＳＧ膜から放出される酸素の影響で，どちらのエッチ
ングレートも同じエッチングレートで， Ｓｉ基板９に
対して，平坦にエッチングされていく。
【００２６】エッチング工程中はＳｉ基板９上にエッチ
ングのモニタリングとしてレーザー照射を行い，その反
射光の波型により，エッチングレート並びに膜質をチェ
ックし，コンピュータ制御により自動的にエッチングガ
スの切替えを行う。
ングのモニタリングとしてレーザー照射を行い，その反
射光の波型により，エッチングレート並びに膜質をチェ
ックし，コンピュータ制御により自動的にエッチングガ
スの切替えを行う。
【００２７】７，５００ Å程度の全面エッチングを行
ってから，ガスを切替え，ＣＦ４＋Ｃ４Ｆ８のガスを用
いて， Ａｌ電極膜１０の表面が露出しないように，
５００Å程度をドライエッチングする。
ってから，ガスを切替え，ＣＦ４＋Ｃ４Ｆ８のガスを用
いて， Ａｌ電極膜１０の表面が露出しないように，
５００Å程度をドライエッチングする。
【００２８】次いで，図２（ｄ）に示すように，上層Ｐ
ＳＧ膜１５をＣＶＤ法により ０．５μｍの厚さに被覆
する。 図２（ｅ）に示すように，図示しないレジスト膜を用い
てＡｌ電極膜１０上の上層ＰＳＧ膜１５，及び下地ＰＳ
Ｇ膜１１を選択的に異方性エッチングして， Ａｌ電極
膜１０まで達するコンタクトホール１６を形成する。
ＳＧ膜１５をＣＶＤ法により ０．５μｍの厚さに被覆
する。 図２（ｅ）に示すように，図示しないレジスト膜を用い
てＡｌ電極膜１０上の上層ＰＳＧ膜１５，及び下地ＰＳ
Ｇ膜１１を選択的に異方性エッチングして， Ａｌ電極
膜１０まで達するコンタクトホール１６を形成する。
【００２９】図２（ｆ）に太線で示すように，Ｔｉ膜１
７をスパッタ法により被覆し， 続いて，Ａｌ配線膜１
８をスパッタ法により１μｍの厚さに形成する。
７をスパッタ法により被覆し， 続いて，Ａｌ配線膜１
８をスパッタ法により１μｍの厚さに形成する。
【００３０】
【発明の効果】以上説明したように， 本発明によれば
， 下地ＰＳＧ膜のドライエッチング中に，エッチング
ガスを途中で切り換えて，下地ＰＳＧ膜と上層ＰＳＧ膜
の接合面にエッチングレートの早い層を作らないように
するため， サイドエッチングのない完全なコンタクト
ホールが形成でき， 鬆のないＡｌ電極膜が形成できる
。
， 下地ＰＳＧ膜のドライエッチング中に，エッチング
ガスを途中で切り換えて，下地ＰＳＧ膜と上層ＰＳＧ膜
の接合面にエッチングレートの早い層を作らないように
するため， サイドエッチングのない完全なコンタクト
ホールが形成でき， 鬆のないＡｌ電極膜が形成できる
。
【００３１】従って， 半導体装置の多層配線膜の品質
向上， 信頼性の確立に寄与するところが大きい。
向上， 信頼性の確立に寄与するところが大きい。
【図１】 本発明の原理説明図
【図２】 本発明の一実施例の工程順模式断面図
【図
３】 従来例の説明図
３】 従来例の説明図
１ 半導体基板
２ 下地電極膜
３ 下地絶縁膜
４ ＳＯＧ膜
５ Ａｒガスを含むエッチングガス
６ Ａｒガスを含まないエッチングガス７ 上層絶
縁膜 ８ コンタクトホール ９ Ｓｉ基板 １０ Ａｌ電極膜 １１ 下地ＰＳＧ膜 １２ ＳＯＧ膜 １３ Ａｒ＋ＣＦ４＋Ｃ４Ｆ８ １４ ＣＦ４＋Ｃ４Ｆ８ １５ 上層ＰＳＧ膜 １６ コンタクトホール １７ Ｔｉ膜 １８ Ａｌ配線膜
縁膜 ８ コンタクトホール ９ Ｓｉ基板 １０ Ａｌ電極膜 １１ 下地ＰＳＧ膜 １２ ＳＯＧ膜 １３ Ａｒ＋ＣＦ４＋Ｃ４Ｆ８ １４ ＣＦ４＋Ｃ４Ｆ８ １５ 上層ＰＳＧ膜 １６ コンタクトホール １７ Ｔｉ膜 １８ Ａｌ配線膜
Claims (1)
- 【請求項１】 表面に下地電極膜（２） の形成され
た半導体基板（１）上に下地絶縁膜（３） を被覆する
工程と，該半導体基板（１） 表面が平坦になるように
， ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ） 膜（４）
を塗布する工程と，アルゴンガスを含むエッチングガ
ス（５） を用いて， 該半導体基板（１） の平坦度
を保ちながら， 該ＳＯＧ膜（４） と下地絶縁膜（３
） からなる平坦化膜の一部を，該下地電極膜（２）
上の下地絶縁膜（３） が表出するまでドライエッチン
グする工程と，続いて， アルゴンガスを含まないエッ
チングガス（６） を用いて， 該半導体基板（１）
の平坦度を保ちながら， 該平坦化膜の残りの部分を該
下地電極膜（２） が表出しない程度までドライエッチ
ングする工程と，該半導体基板（１） 上に上層絶縁膜
（７） を被覆する工程と，該下地電極膜（２） 上の
該上層絶縁膜（７） ， 及び下地絶縁膜（３） を選
択的に異方性エッチングして， 該下地電極膜（２）
まで達するコンタクトホール（８） を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14771491A JPH04370934A (ja) | 1991-06-20 | 1991-06-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14771491A JPH04370934A (ja) | 1991-06-20 | 1991-06-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04370934A true JPH04370934A (ja) | 1992-12-24 |
Family
ID=15436543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14771491A Withdrawn JPH04370934A (ja) | 1991-06-20 | 1991-06-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04370934A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555181A (ja) * | 1991-08-26 | 1993-03-05 | Nec Corp | 半導体装置の製造方法 |
| JPH0645274A (ja) * | 1992-02-28 | 1994-02-18 | Sgs Thomson Microelectron Inc | 集積回路においてコンタクトビアを製造する方法 |
| US6074958A (en) * | 1994-06-13 | 2000-06-13 | Hitachi, Ltd. | Semiconductor integrated circuit arrangement fabrication method |
| DE10130824A1 (de) * | 2001-06-27 | 2002-10-10 | Promos Technologies Inc | Reparaturverfahren für einen gebrochenen dielektrischen Film |
| USRE39895E1 (en) | 1994-06-13 | 2007-10-23 | Renesas Technology Corp. | Semiconductor integrated circuit arrangement fabrication method |
-
1991
- 1991-06-20 JP JP14771491A patent/JPH04370934A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555181A (ja) * | 1991-08-26 | 1993-03-05 | Nec Corp | 半導体装置の製造方法 |
| JPH0645274A (ja) * | 1992-02-28 | 1994-02-18 | Sgs Thomson Microelectron Inc | 集積回路においてコンタクトビアを製造する方法 |
| US6074958A (en) * | 1994-06-13 | 2000-06-13 | Hitachi, Ltd. | Semiconductor integrated circuit arrangement fabrication method |
| US6309980B1 (en) | 1994-06-13 | 2001-10-30 | Hitachi, Ltd. | Semiconductor integrated circuit arrangement fabrication method |
| USRE39895E1 (en) | 1994-06-13 | 2007-10-23 | Renesas Technology Corp. | Semiconductor integrated circuit arrangement fabrication method |
| DE10130824A1 (de) * | 2001-06-27 | 2002-10-10 | Promos Technologies Inc | Reparaturverfahren für einen gebrochenen dielektrischen Film |
| DE10130824C2 (de) * | 2001-06-27 | 2003-12-18 | Promos Technologies Inc | Reparaturverfahren für einen dielektrischen Film mit einem Lochdefekt auf einem Substrat |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980903 |