JP2982356B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2982356B2 JP2982356B2 JP3086409A JP8640991A JP2982356B2 JP 2982356 B2 JP2982356 B2 JP 2982356B2 JP 3086409 A JP3086409 A JP 3086409A JP 8640991 A JP8640991 A JP 8640991A JP 2982356 B2 JP2982356 B2 JP 2982356B2
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Description
【０００１】
【産業上の利用分野】本発明は，半導体素子作成工程に
おいて生ずる絶縁膜等の段差を減らし，素子表面の平坦
化を行う技術に関する。
おいて生ずる絶縁膜等の段差を減らし，素子表面の平坦
化を行う技術に関する。
【０００２】近年の半導体装置においては，素子の高集
積化，多層化に伴い，多層配線の信頼性の面から，素子
表面の平坦化が要求されている。このため，素子の表面
の平坦化に関する種々の技術の開発が必要となる。
積化，多層化に伴い，多層配線の信頼性の面から，素子
表面の平坦化が要求されている。このため，素子の表面
の平坦化に関する種々の技術の開発が必要となる。
【０００３】
【従来の技術】図６は従来例の説明図である。図におい
て，24は半導体基板, 25は電極膜, 26は絶縁膜, 27はフ
ォトレジスト膜である。
て，24は半導体基板, 25は電極膜, 26は絶縁膜, 27はフ
ォトレジスト膜である。
【０００４】従来の半導体装置においては，段差のある
絶縁膜が形成されている場合，その段差を無くすための
平坦化方法として，図６に示すような方法がある。即
ち，図６（ａ）に示すように，先ず，半導体基板24上に
形成された段差を有する絶縁膜26の上に，表面全体が平
坦となるようにフォトレジスト膜27を塗布する。
絶縁膜が形成されている場合，その段差を無くすための
平坦化方法として，図６に示すような方法がある。即
ち，図６（ａ）に示すように，先ず，半導体基板24上に
形成された段差を有する絶縁膜26の上に，表面全体が平
坦となるようにフォトレジスト膜27を塗布する。
【０００５】次に，図６（ｂ）に示すように，ＲＩＥ法
等により，フォトレジスト膜27, 続いて, フォトレジス
ト膜27と絶縁膜26凸部のエッチバックを行って，絶縁膜
の凸部を削って平坦化し，残ったフォトレジスト膜27が
あれば, それを除去するという方法である。
等により，フォトレジスト膜27, 続いて, フォトレジス
ト膜27と絶縁膜26凸部のエッチバックを行って，絶縁膜
の凸部を削って平坦化し，残ったフォトレジスト膜27が
あれば, それを除去するという方法である。
【０００６】このエッチバックの方法については，段差
がなくなる程の厚いフォトレジスト膜を塗布した後に，
ＲＩＥ法等でエッチングを行う場合，一般に，フォトレ
ジスト膜と絶縁膜のエッチングレードが等しくなるよう
な条件で，徐々にエッチングを行う方法，或いは，最
初，フォトレジスト膜を速めのエッチイグ条件で，次
に，絶縁膜の表面が露出した時点で，エッチングガスを
切り換える等のエッチング条件の変更により，絶縁膜の
方がフォトレジスト膜よりも速くエッチングされるよう
な条件でエッチングを行うというような方法が採られて
いた。
がなくなる程の厚いフォトレジスト膜を塗布した後に，
ＲＩＥ法等でエッチングを行う場合，一般に，フォトレ
ジスト膜と絶縁膜のエッチングレードが等しくなるよう
な条件で，徐々にエッチングを行う方法，或いは，最
初，フォトレジスト膜を速めのエッチイグ条件で，次
に，絶縁膜の表面が露出した時点で，エッチングガスを
切り換える等のエッチング条件の変更により，絶縁膜の
方がフォトレジスト膜よりも速くエッチングされるよう
な条件でエッチングを行うというような方法が採られて
いた。
【０００７】
【発明が解決しようとする課題】しかしながら，第１の
方法では，絶縁膜の凸部上のフォトレジスト膜の厚さを
事前に調べておく必要があり，また，フォトレジスト膜
と絶縁膜とのエッチングレートが等しくなる条件を見出
す必要がある。
方法では，絶縁膜の凸部上のフォトレジスト膜の厚さを
事前に調べておく必要があり，また，フォトレジスト膜
と絶縁膜とのエッチングレートが等しくなる条件を見出
す必要がある。
【０００８】他方，第２の方法では，絶縁膜の凸部が表
面に露出した時点を正確に知る必要があり，またエッチ
ング条件を変えなければならない。このように，エッチ
バックのプロセスが複雑であったり，高度の技術を要求
される等，技術的に種々の問題があった。
面に露出した時点を正確に知る必要があり，またエッチ
ング条件を変えなければならない。このように，エッチ
バックのプロセスが複雑であったり，高度の技術を要求
される等，技術的に種々の問題があった。
【０００９】本発明は, 以上の問題点に鑑み，容易に絶
縁膜の平坦化を実現する手段を得ることを目的として提
供されるものである。
縁膜の平坦化を実現する手段を得ることを目的として提
供されるものである。
【００１０】
【課題を解決するための手段】図１は本発明の原理説明
図である。図において，１は半導体基板，２は電極膜，
３は絶縁膜，４はフォトレジスト膜である。
図である。図において，１は半導体基板，２は電極膜，
３は絶縁膜，４はフォトレジスト膜である。
【００１１】これまでの，絶縁膜等の平坦化技術では，
絶縁膜等の凸部の段差を完全に覆うようにフォトレジス
ト膜を十分厚く塗布する必要があったが，本発明では，
このフォトレジスト膜の塗布する厚さを十分薄くして，
絶縁膜の凸部を覆わず，露出する構造によって，上記の
問題点を解決する。
絶縁膜等の凸部の段差を完全に覆うようにフォトレジス
ト膜を十分厚く塗布する必要があったが，本発明では，
このフォトレジスト膜の塗布する厚さを十分薄くして，
絶縁膜の凸部を覆わず，露出する構造によって，上記の
問題点を解決する。
【００１２】即ち, 本発明の目的は, 図１（ａ）に示す
ように，半導体基板１上にパタニングされた電極膜２を
覆って，絶縁膜３を被覆する工程と,該電極膜２の段差
により凸部を生じた該絶縁膜３上に, 該絶縁膜３の凸部
が露出するように, フォトレジスト膜４を塗布する工程
と,図１（ｂ）に示すように，該絶縁膜３の凸部をエッ
チングして, 該半導体基板１の表面を平坦化する工程
と,続いて, 該フォトレジスト膜４を除去する工程とを
含むことにより達成される。
ように，半導体基板１上にパタニングされた電極膜２を
覆って，絶縁膜３を被覆する工程と,該電極膜２の段差
により凸部を生じた該絶縁膜３上に, 該絶縁膜３の凸部
が露出するように, フォトレジスト膜４を塗布する工程
と,図１（ｂ）に示すように，該絶縁膜３の凸部をエッ
チングして, 該半導体基板１の表面を平坦化する工程
と,続いて, 該フォトレジスト膜４を除去する工程とを
含むことにより達成される。
【００１３】
【作用】本発明による構造で平坦化を行う場合，既に凸
部の絶縁膜が表面に露出しているため，例えば，絶縁膜
にコンタクトホールを開けるような通常の条件で絶縁膜
をＲＩＥ法等でエッチングするだけで，段差を無くすこ
とが可能となる。
部の絶縁膜が表面に露出しているため，例えば，絶縁膜
にコンタクトホールを開けるような通常の条件で絶縁膜
をＲＩＥ法等でエッチングするだけで，段差を無くすこ
とが可能となる。
【００１４】
【実施例】図２は本発明の第１の実施例の工程順模式断
面図，図３はフォトレジスト希釈度と塗布膜厚の関係を
示す図, 図４はＨＢＴのエミッタ電極露出工程, 図５は
本発明の第２の実施例の工程順模式断面図である。
面図，図３はフォトレジスト希釈度と塗布膜厚の関係を
示す図, 図４はＨＢＴのエミッタ電極露出工程, 図５は
本発明の第２の実施例の工程順模式断面図である。
【００１５】図において, ５は半導体基板，６は第１の
絶縁膜，７は電極配線膜，８は第２の絶縁膜，９はフォ
トレジスト膜, 10はGaAs基板, 11はサブコレクタ層, 12
はコレクタ層, 13はベース層, 14はエミッタ層, 15はエ
ミッタキャップ層, 16はコレクタ電極, 17はベース電
極, 18はエミッタ電極, 19はサイドウォール, 20は素子
間分離層, 21は絶縁膜,22はフォトレジスト膜, 23は電
極配線である。
絶縁膜，７は電極配線膜，８は第２の絶縁膜，９はフォ
トレジスト膜, 10はGaAs基板, 11はサブコレクタ層, 12
はコレクタ層, 13はベース層, 14はエミッタ層, 15はエ
ミッタキャップ層, 16はコレクタ電極, 17はベース電
極, 18はエミッタ電極, 19はサイドウォール, 20は素子
間分離層, 21は絶縁膜,22はフォトレジスト膜, 23は電
極配線である。
【００１６】図２により，本発明の第１の実施例を，配
線部の平坦化を例として説明する。図２（ａ）に示すよ
うに，半導体基板５上，或いは，第１の絶縁膜６上に形
成された，例えば，厚さ１μｍ程度のAl膜等の電極配線
膜７上に，図２（ｂ）に示すように，例えばSiON等の第
２の絶縁膜８を１μｍ程度，若しくはそれ以下の厚さ
に，ＣＶＤ法により被覆する。
線部の平坦化を例として説明する。図２（ａ）に示すよ
うに，半導体基板５上，或いは，第１の絶縁膜６上に形
成された，例えば，厚さ１μｍ程度のAl膜等の電極配線
膜７上に，図２（ｂ）に示すように，例えばSiON等の第
２の絶縁膜８を１μｍ程度，若しくはそれ以下の厚さ
に，ＣＶＤ法により被覆する。
【００１７】次に，図２（ｃ）に示すように，この半導
体基板５上に，フォトレジスト膜９を薄く塗布する。即
ち，フォトレジスト膜として，シップレー社のMP1300を
レジストシンナーで１：１に希釈したものをスピナーに
より,4,000rpm,20秒のスピンコートを行い, 約4000Åの
厚さに塗布する。
体基板５上に，フォトレジスト膜９を薄く塗布する。即
ち，フォトレジスト膜として，シップレー社のMP1300を
レジストシンナーで１：１に希釈したものをスピナーに
より,4,000rpm,20秒のスピンコートを行い, 約4000Åの
厚さに塗布する。
【００１８】これにより, 第２の絶縁膜８の凸部上には
フォトレジスト膜９は残らないで，第２の絶縁膜８の凸
部表面は露出した状態となる。第２の絶縁膜８の凸部の
厚さ, 即ち段差の大きさによって, フォトレジストとシ
ンナーの混合比率を代えて, フォトレジスト膜の任意の
厚さを得ることができる。
フォトレジスト膜９は残らないで，第２の絶縁膜８の凸
部表面は露出した状態となる。第２の絶縁膜８の凸部の
厚さ, 即ち段差の大きさによって, フォトレジストとシ
ンナーの混合比率を代えて, フォトレジスト膜の任意の
厚さを得ることができる。
【００１９】即ち，図３に示すように，塗布条件を，ス
ピナー回転数 4,000rpm, 20 秒間のフォトレジスト膜塗
布を行った場合に, フォトレジストMP1300が 100％の場
合の厚さは２.5μｍ, シンナーで１：１に希釈した場合
(50％）では 4,000Åの厚さになる。
ピナー回転数 4,000rpm, 20 秒間のフォトレジスト膜塗
布を行った場合に, フォトレジストMP1300が 100％の場
合の厚さは２.5μｍ, シンナーで１：１に希釈した場合
(50％）では 4,000Åの厚さになる。
【００２０】フォトレジスト膜９を塗布した後, 例えば
90〜120 ℃で10〜20分の通常のベーキングを行い, フォ
トレジスト膜９を固化する。その後，ＲＩＥ法により，
第２の絶縁膜８をエッチングする。ＲＩＥの条件として
は，絶縁膜がSiONの場合, 四塩化炭素 (CF4)ガスを 50s
ccm と三弗化メタン(CHF3)ガスを 5sccmの混合ガスを用
い, チャンバ内圧力 0.03Torr ，13.56MHzの高周波出力
100Ｗで行う。
90〜120 ℃で10〜20分の通常のベーキングを行い, フォ
トレジスト膜９を固化する。その後，ＲＩＥ法により，
第２の絶縁膜８をエッチングする。ＲＩＥの条件として
は，絶縁膜がSiONの場合, 四塩化炭素 (CF4)ガスを 50s
ccm と三弗化メタン(CHF3)ガスを 5sccmの混合ガスを用
い, チャンバ内圧力 0.03Torr ，13.56MHzの高周波出力
100Ｗで行う。
【００２１】最後に，図２（ｄ）に示すように，余分な
フォトレジスト膜９を除去して半導体基板５の表面の平
坦化を完了する。以上，配線部の平坦化について本発明
の実施例を説明したが，本発明の他の実施例として，ヘ
テロ接合バイポーラトランジスタ（ＨＢＴ）のエミッタ
電極部を露出させる場合に，本発明を応用した第２の実
施例について簡単に説明する。
フォトレジスト膜９を除去して半導体基板５の表面の平
坦化を完了する。以上，配線部の平坦化について本発明
の実施例を説明したが，本発明の他の実施例として，ヘ
テロ接合バイポーラトランジスタ（ＨＢＴ）のエミッタ
電極部を露出させる場合に，本発明を応用した第２の実
施例について簡単に説明する。
【００２２】先ず，従来のエッチバック法を用いたエミ
ッタ電極形成法について，図４により説明する。図４
（ａ）に，エミッタ，ベース，コレクタ電極を形成した
後のＨＢＴの断面構造を示す。
ッタ電極形成法について，図４により説明する。図４
（ａ）に，エミッタ，ベース，コレクタ電極を形成した
後のＨＢＴの断面構造を示す。
【００２３】図４（ｂ）に示すように，各電極形成後，
SiO2膜やSi3N4膜等の絶縁膜21をGaAs基板10上全面に形
成し, コンタクトホールを開口し, 配線を施す。しかし
ながら, エミッタ電極18の面積が，２ｘ５μｍ2 〜１Ｘ
３μｍ2 と比較的小さいため，これに対して，エミッタ
電極18上に１μｍ角程度のコンタクトホールを開口する
ことが技術的に困難である。
SiO2膜やSi3N4膜等の絶縁膜21をGaAs基板10上全面に形
成し, コンタクトホールを開口し, 配線を施す。しかし
ながら, エミッタ電極18の面積が，２ｘ５μｍ2 〜１Ｘ
３μｍ2 と比較的小さいため，これに対して，エミッタ
電極18上に１μｍ角程度のコンタクトホールを開口する
ことが技術的に困難である。
【００２４】そこで，図４（ｃ）に示すように，従来方
法による平坦化技術を用いて，フォトレジスト膜22を十
分厚く塗布して, 表面を平坦化したあと, 図４（ｄ）に
示すように，フォトレジスト膜22, 及びエミッタ電極18
の上の絶縁膜21をドライエッチングのエッチバックによ
り除去し，エミッタ電極18を露出させていた。
法による平坦化技術を用いて，フォトレジスト膜22を十
分厚く塗布して, 表面を平坦化したあと, 図４（ｄ）に
示すように，フォトレジスト膜22, 及びエミッタ電極18
の上の絶縁膜21をドライエッチングのエッチバックによ
り除去し，エミッタ電極18を露出させていた。
【００２５】この場合，フォトレジスト膜22と絶縁膜21
のエッチングレートを合わせたり,途中でエッチング条
件を変更する等, かなり煩雑なプロセスを必要とする。
そこで, この工程に，本発明の方法を適用して, 容易に
エミッタ電極を露出する第２の実施例について，図５に
より説明する。
のエッチングレートを合わせたり,途中でエッチング条
件を変更する等, かなり煩雑なプロセスを必要とする。
そこで, この工程に，本発明の方法を適用して, 容易に
エミッタ電極を露出する第２の実施例について，図５に
より説明する。
【００２６】即ち，図５（ａ）に示すように，ＨＢＴの
GaAs基板10上に絶縁膜21を被覆した後，図５（ｂ）に示
すように，シンナーで希釈して，塗布膜厚を絶縁膜21の
段差の高さに調整したフォトレジスト膜22をGaAs基板上
に塗布する。
GaAs基板10上に絶縁膜21を被覆した後，図５（ｂ）に示
すように，シンナーで希釈して，塗布膜厚を絶縁膜21の
段差の高さに調整したフォトレジスト膜22をGaAs基板上
に塗布する。
【００２７】すると, フォトレジスト膜22の間より, エ
ミッタ電極18上の絶縁膜21のみが露出する。続いて, 図
５（ｃ）に示すように，ドライエッチングによって, エ
ミッタ電極18上の絶縁膜21を除去する。この時, フォト
レジスト膜22のエッチングレートは関係なく, エッチン
グされなくても構わない。
ミッタ電極18上の絶縁膜21のみが露出する。続いて, 図
５（ｃ）に示すように，ドライエッチングによって, エ
ミッタ電極18上の絶縁膜21を除去する。この時, フォト
レジスト膜22のエッチングレートは関係なく, エッチン
グされなくても構わない。
【００２８】そして，エミッタ電極18上の絶縁膜を除去
したら, 引続き, 残ったフォトレジスト膜22を取り除
き，その後, エミッタ電極上に電極配線23を施す。この
本発明の方法により，１μｍの微細なコンタクトホール
を開口する必要がなくなり，簡単にエミッタ電極18を露
出できるので，安定したエミッタ電極のコンタクトが行
なえる。
したら, 引続き, 残ったフォトレジスト膜22を取り除
き，その後, エミッタ電極上に電極配線23を施す。この
本発明の方法により，１μｍの微細なコンタクトホール
を開口する必要がなくなり，簡単にエミッタ電極18を露
出できるので，安定したエミッタ電極のコンタクトが行
なえる。
【００２９】
【発明の効果】以上説明したように，本発明によれば，
絶縁膜等の凸部にはフォトレジスト膜が残っていないた
めに，絶縁膜を単に通常の条件でエッチングするだけで
良く，エッチバックの条件が簡単となる。
絶縁膜等の凸部にはフォトレジスト膜が残っていないた
めに，絶縁膜を単に通常の条件でエッチングするだけで
良く，エッチバックの条件が簡単となる。
【００３０】従って，絶縁膜等の平坦化を容易に行うこ
とができ，多層，高集積半導体装置の開発に寄与すると
ころが大きい。
とができ，多層，高集積半導体装置の開発に寄与すると
ころが大きい。
【図１】 本発明の原理説明図
【図２】 本発明の第１の実施例の工程順模式断面図
【図３】 フォトレジスト希釈度と塗布膜厚
【図４】 ＨＢＴのエミッタ電極露出工程
【図５】 本発明の第２の実施例の工程順模式断面図
【図６】 従来例の説明図
１ 半導体基板 ２ 電極膜 ３ 絶縁膜 ４ フォトレジスト膜 ５ 半導体基板 ６ 第１の絶縁膜 ７ 電極配線膜 ８ 第２の絶縁膜 ９ フォトレジスト膜 10 GaAs基板 11 サブコレクタ層 12 コレクタ層 13 ベース層 14 エミッタ層 15 エミッタキャップ層 16 コレクタ電極 17 ベース電極 18 エミッタ電極 19 サイドウォール 20 素子間分離層 21 絶縁膜 22 フォトレジスト膜 23 電極配線
Claims (1)
- 【請求項１】 半導体基板(1) 上にパタニングされた電
極膜(2) を覆って，絶縁膜 (3) を被覆する工程と,該
電極膜(2) の段差により凸部を生じた該絶縁膜(3) 上
に, 該絶縁膜(3) の凸部が露出するように, フォトレジ
スト膜(4) を塗布する工程と,該絶縁膜(3) の凸部をエ
ッチングして, 該半導体基板(1) の表面を平坦化する工
程と,続いて, 該フォトレジスト膜(4) を除去する工程
とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3086409A JP2982356B2 (ja) | 1991-04-18 | 1991-04-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3086409A JP2982356B2 (ja) | 1991-04-18 | 1991-04-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04318928A JPH04318928A (ja) | 1992-11-10 |
| JP2982356B2 true JP2982356B2 (ja) | 1999-11-22 |
Family
ID=13886071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3086409A Expired - Lifetime JP2982356B2 (ja) | 1991-04-18 | 1991-04-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2982356B2 (ja) |
-
1991
- 1991-04-18 JP JP3086409A patent/JP2982356B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04318928A (ja) | 1992-11-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990824 |