JPS6358373B2 - - Google Patents
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- JPS6358373B2 JPS6358373B2 JP11230281A JP11230281A JPS6358373B2 JP S6358373 B2 JPS6358373 B2 JP S6358373B2 JP 11230281 A JP11230281 A JP 11230281A JP 11230281 A JP11230281 A JP 11230281A JP S6358373 B2 JPS6358373 B2 JP S6358373B2
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- forming
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Electrodes Of Semiconductors (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
この発明は、半導体集積回路におけるコンタク
トホール形成法に関するものである。
トホール形成法に関するものである。
半導体集積回路における従来のコンタクトホー
ル形成法を第１図により説明する。第１図ａにお
いて、１はシリコン基板、２は拡散層、３はフイ
ールド酸化膜であり、まず、それらの上に第１図
ｂに示すように絶縁膜４を被着する。この絶縁膜
４はPSG単層膜からなり、また場合によつては
CVDSiO2膜とPSG膜の２層構造からなる。次に、
その絶縁膜４上に第１図ｃに示すように所定のホ
トレジストパターン５を形成する。そして、この
ホトレジストパターン５をマスクとして前記絶縁
膜４をウエツトケミカルエツチングすることによ
り、第１図ｄに示すようにコンタクトホール６を
形成する。しかる後は、第１図ｅに示すようにア
ルミ電極配線７を形成する。
ル形成法を第１図により説明する。第１図ａにお
いて、１はシリコン基板、２は拡散層、３はフイ
ールド酸化膜であり、まず、それらの上に第１図
ｂに示すように絶縁膜４を被着する。この絶縁膜
４はPSG単層膜からなり、また場合によつては
CVDSiO2膜とPSG膜の２層構造からなる。次に、
その絶縁膜４上に第１図ｃに示すように所定のホ
トレジストパターン５を形成する。そして、この
ホトレジストパターン５をマスクとして前記絶縁
膜４をウエツトケミカルエツチングすることによ
り、第１図ｄに示すようにコンタクトホール６を
形成する。しかる後は、第１図ｅに示すようにア
ルミ電極配線７を形成する。
しかるに、このような方法（ウエツトケミカル
法）では、絶縁膜４をエツチングした場合、その
絶縁膜４としてのPSG膜と、マスクとしてのホ
トレジストとの密着力が弱く、またPSG膜のエ
ツチング速度が速いために非常に大きなアンダー
カツトが生じるので、微細コンタクトホールの形
成が困難であつた。そして、微細コンタクトホー
ルを形成できないということは、他パターンとの
余裕が少なくなるので、半導体集積回路の高集積
化に対して大きな障害であつた。
法）では、絶縁膜４をエツチングした場合、その
絶縁膜４としてのPSG膜と、マスクとしてのホ
トレジストとの密着力が弱く、またPSG膜のエ
ツチング速度が速いために非常に大きなアンダー
カツトが生じるので、微細コンタクトホールの形
成が困難であつた。そして、微細コンタクトホー
ルを形成できないということは、他パターンとの
余裕が少なくなるので、半導体集積回路の高集積
化に対して大きな障害であつた。
そのような問題を解決する方法として、前記絶
縁膜４を、平行平板型ドライエツチング装置を用
いてドライエツチングする方法が提唱されてい
る。その手法によると、第１図ｆに示すように微
細なコンタクトホール６′を形成できる。
縁膜４を、平行平板型ドライエツチング装置を用
いてドライエツチングする方法が提唱されてい
る。その手法によると、第１図ｆに示すように微
細なコンタクトホール６′を形成できる。
しかるに、平行平板型ドライエツチング装置に
より絶縁膜４をエツチングした場合は、エツチン
グが方向性を持つて進行するために、コンタクト
ホール部における段が急峻なコンタクトホール
６′となり、そのようなコンタクトホール６′にア
ルミ電極配線７′を形成した場合は第１図ｇに示
すようにアルミが蒸着され、しばしばアルミ電極
配線段切れ現象が起きた。
より絶縁膜４をエツチングした場合は、エツチン
グが方向性を持つて進行するために、コンタクト
ホール部における段が急峻なコンタクトホール
６′となり、そのようなコンタクトホール６′にア
ルミ電極配線７′を形成した場合は第１図ｇに示
すようにアルミが蒸着され、しばしばアルミ電極
配線段切れ現象が起きた。
アルミ電極配線段切れ防止策として、ドライエ
ツチングを行つた後にウエツトケミカルエツチン
グを追加してコンタクトホールにテーパをつける
方法などもとられているが、ウエツトケミカルエ
ツチング時のPSG膜（絶縁膜）のエツチング速
度が前述のように速いため、コンタクトホールが
大きくなつてしまうことが多かつた。
ツチングを行つた後にウエツトケミカルエツチン
グを追加してコンタクトホールにテーパをつける
方法などもとられているが、ウエツトケミカルエ
ツチング時のPSG膜（絶縁膜）のエツチング速
度が前述のように速いため、コンタクトホールが
大きくなつてしまうことが多かつた。
この発明は前記の点に鑑みなされたもので、微
細かつアルミ電極配線段切れのないコンタクトホ
ールを容易に形成することができるコンタクトホ
ール形成法を提供することを目的とする。
細かつアルミ電極配線段切れのないコンタクトホ
ールを容易に形成することができるコンタクトホ
ール形成法を提供することを目的とする。
以下この発明の実施例を第２図を参照して説明
する。第２図ａにおいて、１１はシリコン基板、
１２は拡散層、１３はフイールド酸化膜であり、
まず、それらの上に第２図ｂに示すように窒化シ
リコン膜（以下、Si3N4膜と略す）１４を絶縁膜
の下層として500〜2000Å被着する。さらに、そ
のSi3N4膜１４上に同図に示すようにリンドープ
気相化学蒸着酸化膜（以下、PSG膜と略す）１
５を絶縁膜の上層として3000〜4500Å被着する。
する。第２図ａにおいて、１１はシリコン基板、
１２は拡散層、１３はフイールド酸化膜であり、
まず、それらの上に第２図ｂに示すように窒化シ
リコン膜（以下、Si3N4膜と略す）１４を絶縁膜
の下層として500〜2000Å被着する。さらに、そ
のSi3N4膜１４上に同図に示すようにリンドープ
気相化学蒸着酸化膜（以下、PSG膜と略す）１
５を絶縁膜の上層として3000〜4500Å被着する。
次に、PSG膜１５上に第２図ｃに示すように
ホトレジストパターン１６を形成する。そして、
このホトレジストパターン１６をマスクとして平
行平板型ドライエツチング装置で前記PSG膜１
５およびSi3N4膜１４を選択的に方向性エツチン
グすることにより、PSG膜１５およびSi3N4膜１
４に第２図ｄに示すようにコンタクトホール１７
を形成する。この時、レジストおよび基板シリコ
ン（下地層）に対してPSG膜１５およびSi3N4膜
１４を選択的にエツチングすることが重要であ
る。特に、Si3N4膜１４は、レジストあるいは基
板シリコンとの選択比を上げるのが難しいが、こ
の実施例においては、C2F630〜120c.c.にCHF3を
５〜40％混合したガスを用るとともに、エツチン
グ圧力を0.4〜0.8torr、エツチングパワーを約
0.8W／cm2としてドライエツチングを行うことに
より、基板シリコンに対するSi3N4膜１４のエツ
チング速度比を３〜10倍とすることができた。ま
た、このような条件で、PSG膜１５も充分に速
くエツチングすることができる。
ホトレジストパターン１６を形成する。そして、
このホトレジストパターン１６をマスクとして平
行平板型ドライエツチング装置で前記PSG膜１
５およびSi3N4膜１４を選択的に方向性エツチン
グすることにより、PSG膜１５およびSi3N4膜１
４に第２図ｄに示すようにコンタクトホール１７
を形成する。この時、レジストおよび基板シリコ
ン（下地層）に対してPSG膜１５およびSi3N4膜
１４を選択的にエツチングすることが重要であ
る。特に、Si3N4膜１４は、レジストあるいは基
板シリコンとの選択比を上げるのが難しいが、こ
の実施例においては、C2F630〜120c.c.にCHF3を
５〜40％混合したガスを用るとともに、エツチン
グ圧力を0.4〜0.8torr、エツチングパワーを約
0.8W／cm2としてドライエツチングを行うことに
より、基板シリコンに対するSi3N4膜１４のエツ
チング速度比を３〜10倍とすることができた。ま
た、このような条件で、PSG膜１５も充分に速
くエツチングすることができる。
しかる後、基板シリコンおよびSi3N4膜１４に
対して選択的に、PSG膜１５をウエツトケミカ
ルエツチングにより500〜2000Åエツチングする。
この時のエツチング液としては、通常、フツ化水
素酸にフツ化アンモンを加えた緩衝溶液を用いる
が、リン酸水素アンモニウムの飽和溶液とフツ化
アンモンの混合液を用いると、PSG膜１５のエ
ツチング速度が遅く、エツチングコントロールが
容易になる。
対して選択的に、PSG膜１５をウエツトケミカ
ルエツチングにより500〜2000Åエツチングする。
この時のエツチング液としては、通常、フツ化水
素酸にフツ化アンモンを加えた緩衝溶液を用いる
が、リン酸水素アンモニウムの飽和溶液とフツ化
アンモンの混合液を用いると、PSG膜１５のエ
ツチング速度が遅く、エツチングコントロールが
容易になる。
このようにしてウエツトケミカルエツチングを
施すと、Si3N4膜１４はエツチングされないため
にコンタクトホール１７の下部は小さいまま保持
され、一方PSG膜１５がテーパ状にエツチング
されるため、第２図ｅに示すようにコンタクトホ
ール１７の上部はテーパ状となる。しかる後、第
２図ｆに示すようにアルミ電極配線１８を形成す
る。なお、図示していないが、ドライエツチング
時のホトレジストパターン１６を、ウエツトケミ
カルエツチング時のマスクとして連続的に使用す
るものである。
施すと、Si3N4膜１４はエツチングされないため
にコンタクトホール１７の下部は小さいまま保持
され、一方PSG膜１５がテーパ状にエツチング
されるため、第２図ｅに示すようにコンタクトホ
ール１７の上部はテーパ状となる。しかる後、第
２図ｆに示すようにアルミ電極配線１８を形成す
る。なお、図示していないが、ドライエツチング
時のホトレジストパターン１６を、ウエツトケミ
カルエツチング時のマスクとして連続的に使用す
るものである。
以上説明したように、実施例では、コンタクト
ホール１７の上部のみにテーパが形成され、コン
タクトホール１７の下部は方向性ドライエツチン
グにより形成された微細な状態を保持する。した
がつて、コンタクトホール１７上にアルミ電極配
線１８を形成した場合、コンタクトホール部でア
ルミ電極配線段切れが発生することがなく、また
コンタクトホール１７と他パターンとの余裕も充
分とれるので半導体集積回路の高集積化が容易と
なる。
ホール１７の上部のみにテーパが形成され、コン
タクトホール１７の下部は方向性ドライエツチン
グにより形成された微細な状態を保持する。した
がつて、コンタクトホール１７上にアルミ電極配
線１８を形成した場合、コンタクトホール部でア
ルミ電極配線段切れが発生することがなく、また
コンタクトホール１７と他パターンとの余裕も充
分とれるので半導体集積回路の高集積化が容易と
なる。
なお、上記実施例では、絶縁膜の上層として
PSG膜を形成したが、これに代えてノンドープ
気相化学蒸着酸化膜（以下、CVD SiO2膜と略
す）を用いてもよい。あるいは、PSG膜とCVD
SiO2膜の２層で絶縁膜の上層を形成してもよい。
PSG膜を形成したが、これに代えてノンドープ
気相化学蒸着酸化膜（以下、CVD SiO2膜と略
す）を用いてもよい。あるいは、PSG膜とCVD
SiO2膜の２層で絶縁膜の上層を形成してもよい。
また、上記実施例では、拡散層が形成された基
板シリコン上にコンタクトホールを形成する場合
について説明したが、多結晶シリコンあるいはア
ルミ層の上にコンタクトホールを形成する場合に
も同様に実施して同様の効果を得ることができ
る。したがつて、多層配線構造のスルーホール形
成にも利用することができる。
板シリコン上にコンタクトホールを形成する場合
について説明したが、多結晶シリコンあるいはア
ルミ層の上にコンタクトホールを形成する場合に
も同様に実施して同様の効果を得ることができ
る。したがつて、多層配線構造のスルーホール形
成にも利用することができる。
以上より明らかなように、この発明のコンタク
トホール形成法では、下層が窒化シリコン膜、上
層がノンドープ気相化学蒸着酸化膜あるいはリン
ドープ気相化学蒸着酸化膜またはこれらの２層か
らなる絶縁膜を用いて、方向性ドライエツチング
によりコンタクトホールを形成した後、絶縁膜の
上層をウエツトケミカルエツチング処理すること
により前記コンタクトホールの上部をテーパ状に
成形するようにしたので、微細かつアルミ電極配
線段切れのないコンタクトホールを容易に形成で
きる。
トホール形成法では、下層が窒化シリコン膜、上
層がノンドープ気相化学蒸着酸化膜あるいはリン
ドープ気相化学蒸着酸化膜またはこれらの２層か
らなる絶縁膜を用いて、方向性ドライエツチング
によりコンタクトホールを形成した後、絶縁膜の
上層をウエツトケミカルエツチング処理すること
により前記コンタクトホールの上部をテーパ状に
成形するようにしたので、微細かつアルミ電極配
線段切れのないコンタクトホールを容易に形成で
きる。
第１図は従来のコンタクトホール形成法を説明
するための断面図、第２図はこの発明によるコン
タクトホール形成法の実施例を説明するための断
面図である。 １１……シリコン基板、１４……窒化シリコン
膜、１５……リンドープ気相化学蒸着酸化膜、１
６……ホトレジストパターン、１７……コンタク
トホール。
するための断面図、第２図はこの発明によるコン
タクトホール形成法の実施例を説明するための断
面図である。 １１……シリコン基板、１４……窒化シリコン
膜、１５……リンドープ気相化学蒸着酸化膜、１
６……ホトレジストパターン、１７……コンタク
トホール。
Claims (1)
- １ 下層が窒化シリコン膜、上層がノンドープ気
相化学蒸着酸化膜あるいはリンドープ気相化学蒸
着酸化膜またはこれらの２層からなる絶縁膜を半
導体集積回路の基板上に形成する工程と、この絶
縁膜を方向性ドライエツチングにより選択的にエ
ツチングしてコンタクトホールを形成する工程
と、その後、前記絶縁膜の上層をウエツトケミカ
ルエツチング処理することにより、前記コンタク
トホールの上部をテーパ状に成形する工程とを具
備してなるコンタクトホール形成法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11230281A JPS5815249A (ja) | 1981-07-20 | 1981-07-20 | コンタクトホ−ル形成法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11230281A JPS5815249A (ja) | 1981-07-20 | 1981-07-20 | コンタクトホ−ル形成法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5815249A JPS5815249A (ja) | 1983-01-28 |
| JPS6358373B2 true JPS6358373B2 (ja) | 1988-11-15 |
Family
ID=14583275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11230281A Granted JPS5815249A (ja) | 1981-07-20 | 1981-07-20 | コンタクトホ−ル形成法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5815249A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0340665U (ja) * | 1989-08-30 | 1991-04-18 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01119042A (ja) * | 1987-10-31 | 1989-05-11 | Nec Corp | 半導体装置の製造方法 |
-
1981
- 1981-07-20 JP JP11230281A patent/JPS5815249A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0340665U (ja) * | 1989-08-30 | 1991-04-18 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5815249A (ja) | 1983-01-28 |
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