JPH07142350A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07142350A JPH07142350A JP5287893A JP28789393A JPH07142350A JP H07142350 A JPH07142350 A JP H07142350A JP 5287893 A JP5287893 A JP 5287893A JP 28789393 A JP28789393 A JP 28789393A JP H07142350 A JPH07142350 A JP H07142350A
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Abstract
(57)【要約】
【目的】層間膜の平坦化のためのブロックレジストを自
己整合的に形成することにより反転マスクを不用とす
る。 【構成】酸化シリコン膜（層間膜）４の上にフォトレジ
スト膜５を塗布し、全面にストライプを並べた縞状のマ
スクを用い酸化シリコン膜４の標高の低い領域に焦点を
合わせて露光・現像し、この標高の低い領域にのみパタ
ーニングされたフォトレジスト膜５ａを形成した後フォ
トレジスト膜６を塗布してエッチバックし上面を平坦化
する。
己整合的に形成することにより反転マスクを不用とす
る。 【構成】酸化シリコン膜（層間膜）４の上にフォトレジ
スト膜５を塗布し、全面にストライプを並べた縞状のマ
スクを用い酸化シリコン膜４の標高の低い領域に焦点を
合わせて露光・現像し、この標高の低い領域にのみパタ
ーニングされたフォトレジスト膜５ａを形成した後フォ
トレジスト膜６を塗布してエッチバックし上面を平坦化
する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に多層配線を有する半導体装置の製造方法に関
する。
関し、特に多層配線を有する半導体装置の製造方法に関
する。
【０００２】
【従来の技術】ＬＳＩの微細化に伴い、配線ピッチも縮
小され、それと同時に配線層の多層化も進んでいる。こ
の配線層数の増加は、層間膜（層間絶縁膜）に高低差
（標高差）を生ずる。そこで、このように凹凸ができた
層間膜上でのリソグラフィー技術、例えば上層のアルミ
ニウム配線やスルーホールを形成するためのパターニン
グ工程では、層間膜の段差がフォトレジスト膜のパター
ニングの精度に影響する。
小され、それと同時に配線層の多層化も進んでいる。こ
の配線層数の増加は、層間膜（層間絶縁膜）に高低差
（標高差）を生ずる。そこで、このように凹凸ができた
層間膜上でのリソグラフィー技術、例えば上層のアルミ
ニウム配線やスルーホールを形成するためのパターニン
グ工程では、層間膜の段差がフォトレジスト膜のパター
ニングの精度に影響する。
【０００３】次に、段差のある領域でのパターニング特
性について述べる。
性について述べる。
【０００４】標高差のある表面に塗布されたフォトレジ
スト膜をパターニングする際のパターン精度を阻害する
要因として、段差部付近におけるフォトレジスト膜の膜
厚の変化と、標高の高い領域と低い領域との焦点距離の
違いが挙げられる。
スト膜をパターニングする際のパターン精度を阻害する
要因として、段差部付近におけるフォトレジスト膜の膜
厚の変化と、標高の高い領域と低い領域との焦点距離の
違いが挙げられる。
【０００５】一般にフォトレジスト膜のパターン形状
は、露光像と、露光強度、そして、下地からの反射露光
強度により決まる。
は、露光像と、露光強度、そして、下地からの反射露光
強度により決まる。
【０００６】標高の高い領域のフォトレジスト膜では、
露光像と露光強度でフォトレジスト膜のパターン形状は
決まる。特に、焦点深度マージンより高い標高を有する
領域のポジ型フォトレジスト膜は、露光像の広がりによ
るパターン形状のやせ細りが問題となり、露光強度の変
化はほとんど無視できる。一方段差部付近の標高の低い
領域では、フォトレジスト膜厚の増加による解像度の低
下が問題となり、多層配線を形成する場合には、層間膜
の平坦化が必要である。
露光像と露光強度でフォトレジスト膜のパターン形状は
決まる。特に、焦点深度マージンより高い標高を有する
領域のポジ型フォトレジスト膜は、露光像の広がりによ
るパターン形状のやせ細りが問題となり、露光強度の変
化はほとんど無視できる。一方段差部付近の標高の低い
領域では、フォトレジスト膜厚の増加による解像度の低
下が問題となり、多層配線を形成する場合には、層間膜
の平坦化が必要である。
【０００７】層間膜プロセスは、塗布膜の平坦性を利用
した局所的平坦化プロセスと塗布膜以外の技術を利用し
たグローバル平坦化プロセスとに大別できる。
した局所的平坦化プロセスと塗布膜以外の技術を利用し
たグローバル平坦化プロセスとに大別できる。
【０００８】局所的平坦化プロセスの例は、レジスト塗
布膜を用いたレジストエッチバックやＳＯＧ（ｓｐｉｎ
ｏｎ ｇｌａｓｓ）塗布膜プロセスが一般的である。
これらの層間膜平坦化技術により、局所的フォトレジス
ト膜厚の変動が抑えられるため、フォトレジスト膜の膜
厚変動に起因するフォーカスマージンの低下は抑制でき
る。従って、配線ピッチの縮小や配線膜厚の増加による
焦点深度の問題が起こらない程度のデバイスに局所的平
坦化技術は用いられてきた。
布膜を用いたレジストエッチバックやＳＯＧ（ｓｐｉｎ
ｏｎ ｇｌａｓｓ）塗布膜プロセスが一般的である。
これらの層間膜平坦化技術により、局所的フォトレジス
ト膜厚の変動が抑えられるため、フォトレジスト膜の膜
厚変動に起因するフォーカスマージンの低下は抑制でき
る。従って、配線ピッチの縮小や配線膜厚の増加による
焦点深度の問題が起こらない程度のデバイスに局所的平
坦化技術は用いられてきた。
【０００９】図４は３層配線仕様のデバイスにおける３
層配線下に発生するデバイス最大標高差の最小設計寸法
依存性と焦点深度マージンのパターンサイズ依存性を示
す図である。
層配線下に発生するデバイス最大標高差の最小設計寸法
依存性と焦点深度マージンのパターンサイズ依存性を示
す図である。
【００１０】図４に示すように、設計最小寸法の縮小に
伴い、フォトレジスト膜厚も薄くする。したがって、３
層配線下に発生する配線膜厚は薄くしなければならず、
デバイス最大標高差も低下する。しかし、この最大標高
差の低下以上に設計最小パターン寸法の減少による焦点
深度の低下が進むと、標高の高い領域と低い領域のフォ
トレジスト膜を同時にパターニングできな。すなわち、
デバイス設計最小寸法が０．８μｍ以下のデバイスでは
グローバル平坦化技術の導入なしには実現できない。
伴い、フォトレジスト膜厚も薄くする。したがって、３
層配線下に発生する配線膜厚は薄くしなければならず、
デバイス最大標高差も低下する。しかし、この最大標高
差の低下以上に設計最小パターン寸法の減少による焦点
深度の低下が進むと、標高の高い領域と低い領域のフォ
トレジスト膜を同時にパターニングできな。すなわち、
デバイス設計最小寸法が０．８μｍ以下のデバイスでは
グローバル平坦化技術の導入なしには実現できない。
【００１１】グローバルな層間膜平坦化技術としては、
研磨技術を利用した化学的機械的研磨（Ｃｈｅｍｉｃａ
ｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）法や
化学的気相成長法（以下ＣＶＤと記す）を利用した選択
酸化膜成長法、あるいは下層の配線パターンの反転マス
クを用いたブロックレジスト法等がある。中でも、ブロ
ックレジスト法は、新規な装置を導入せずにグローバル
平坦化が実現できるため、アイ・イー・イー・イー・ト
ランザクションズ・オン・エレクトロン・デバイス（Ｉ
ＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅｓ）１９８８年、第１３５巻、第
１８２９頁、又はアイ・イー・イー・イー・トランザク
ションズ・オン・セミコンダクタ・マニュファクチュア
リング（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉ
ｎｇ）１９８８年、第１４０頁等に記載されているよう
に広く用いられている。
研磨技術を利用した化学的機械的研磨（Ｃｈｅｍｉｃａ
ｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）法や
化学的気相成長法（以下ＣＶＤと記す）を利用した選択
酸化膜成長法、あるいは下層の配線パターンの反転マス
クを用いたブロックレジスト法等がある。中でも、ブロ
ックレジスト法は、新規な装置を導入せずにグローバル
平坦化が実現できるため、アイ・イー・イー・イー・ト
ランザクションズ・オン・エレクトロン・デバイス（Ｉ
ＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅｓ）１９８８年、第１３５巻、第
１８２９頁、又はアイ・イー・イー・イー・トランザク
ションズ・オン・セミコンダクタ・マニュファクチュア
リング（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉ
ｎｇ）１９８８年、第１４０頁等に記載されているよう
に広く用いられている。
【００１２】図５（ａ）〜（ｄ）は従来の半導体装置の
製造方法の第１の例を説明するための工程順に示した半
導体チップの断面図である。
製造方法の第１の例を説明するための工程順に示した半
導体チップの断面図である。
【００１３】まず、図５（ａ）に示すように、シリコン
基板１の上に設けた酸化シリコン膜２の上に金属膜を堆
積してパターニングし配線３を形成し、配線３を含む表
面に層間膜としてプラズマＣＶＤ法で酸化シリコン膜４
を堆積する。
基板１の上に設けた酸化シリコン膜２の上に金属膜を堆
積してパターニングし配線３を形成し、配線３を含む表
面に層間膜としてプラズマＣＶＤ法で酸化シリコン膜４
を堆積する。
【００１４】次に、図５（ｂ）に示すように、酸化シリ
コン膜４の上に第１のフォトレジスト膜５を塗布した後
配線３のパターンの反転マスクを用いるリソグラフィ技
術によりフォトレジスト膜５をパターニングする。
コン膜４の上に第１のフォトレジスト膜５を塗布した後
配線３のパターンの反転マスクを用いるリソグラフィ技
術によりフォトレジスト膜５をパターニングする。
【００１５】次に、図５（ｃ）に示すように、フォトレ
ジスト膜５を含む表面に第２のレジスト膜６を塗布して
表面を平坦化する。
ジスト膜５を含む表面に第２のレジスト膜６を塗布して
表面を平坦化する。
【００１６】次に、図５（ｄ）に示すように、フォトレ
ジスト膜５，６と酸化シリコン膜４との選択比が１：１
の異方性エッチングによりエッチバックし、フォトレジ
スト膜５の下の酸化シリコン膜４の表面が露出するまで
エッチングして表面を平坦化する。
ジスト膜５，６と酸化シリコン膜４との選択比が１：１
の異方性エッチングによりエッチバックし、フォトレジ
スト膜５の下の酸化シリコン膜４の表面が露出するまで
エッチングして表面を平坦化する。
【００１７】図６は、このときの配線パターンと反転マ
スクパターンとの間隔に対する層間膜の平坦性の関係を
示す図である。
スクパターンとの間隔に対する層間膜の平坦性の関係を
示す図である。
【００１８】図６に示すように、配線パターン近傍の酸
化シリコン膜４と反転マスクパターンとの重なる領域に
ブロックレジスト膜が形成されると、エッチバック時に
酸化シリコン膜４が保護され段差を生じる。一方、配線
パターンと反転マスクパターンとの間隔が広すぎると、
第２のフォトレジスト膜６の塗布面で凹みが生じ層間膜
に段差ができ（一般にバットウイングと呼ばれてい
る）、層間膜にフォトレジスト膜の形状が転写される。
したがって、反転マスクパターンは配線パターンから層
間膜の膜厚分だけマージンをとる必要がある。このよう
な反転マスクパターンと配線パターンとのマージン問題
を省略する方法として、プロセスに酸化膜の等方性エッ
チングを用いる例がある（特開昭６０−２４５２２５号
公報参照）。
化シリコン膜４と反転マスクパターンとの重なる領域に
ブロックレジスト膜が形成されると、エッチバック時に
酸化シリコン膜４が保護され段差を生じる。一方、配線
パターンと反転マスクパターンとの間隔が広すぎると、
第２のフォトレジスト膜６の塗布面で凹みが生じ層間膜
に段差ができ（一般にバットウイングと呼ばれてい
る）、層間膜にフォトレジスト膜の形状が転写される。
したがって、反転マスクパターンは配線パターンから層
間膜の膜厚分だけマージンをとる必要がある。このよう
な反転マスクパターンと配線パターンとのマージン問題
を省略する方法として、プロセスに酸化膜の等方性エッ
チングを用いる例がある（特開昭６０−２４５２２５号
公報参照）。
【００１９】図７（ａ）〜（ｃ）は従来の半導体装置の
製造方法の第２の例を説明するための工程順に示した半
導体チップの断面図である。
製造方法の第２の例を説明するための工程順に示した半
導体チップの断面図である。
【００２０】まず、図７（ａ）に示すように、前述した
第１の例と同様の工程でシリコン基板１の上の酸化シリ
コン膜２の上に配線３を形成し、配線３を含む表面に酸
化シリコン膜４を形成した後、酸化シリコン膜４の上に
フォトレジスト膜５を塗布し、配線３のパターンの反転
パターンを有する反転マスクを用いてパターニングす
る。
第１の例と同様の工程でシリコン基板１の上の酸化シリ
コン膜２の上に配線３を形成し、配線３を含む表面に酸
化シリコン膜４を形成した後、酸化シリコン膜４の上に
フォトレジスト膜５を塗布し、配線３のパターンの反転
パターンを有する反転マスクを用いてパターニングす
る。
【００２１】次に、図７（ｂ）に示すように、フォトレ
ジスト膜５をマスクとして酸化シリコン膜４の表面を弗
酸により段差に相当する厚さだけ等方性エッチングして
除去する。
ジスト膜５をマスクとして酸化シリコン膜４の表面を弗
酸により段差に相当する厚さだけ等方性エッチングして
除去する。
【００２２】次に、図７（ｃ）に示すように、フォトレ
ジスト膜５を除去し上面の標高差をなくした層間膜を形
成する。
ジスト膜５を除去し上面の標高差をなくした層間膜を形
成する。
【００２３】
【発明が解決しようとする課題】この従来の半導体装置
の製造方法は、第１の例では層間膜の層数の数だけ反転
マスクの作成が必要である。更に、作成すべき反転マス
クの配線パターンと反転マスクパターンとのマージン
は、層間膜形成プロセスの層間膜膜厚に依存する為に、
層間膜プロセス毎にマスクが必要になる。さらに、配線
パターンと反転マスクパターンとのマージン領域はレジ
ストパターンの最小寸法の制限により、ブロックレジス
トが形成されない領域ができ、局所的に層間膜の平坦化
の悪化が起こるという問題がある。
の製造方法は、第１の例では層間膜の層数の数だけ反転
マスクの作成が必要である。更に、作成すべき反転マス
クの配線パターンと反転マスクパターンとのマージン
は、層間膜形成プロセスの層間膜膜厚に依存する為に、
層間膜プロセス毎にマスクが必要になる。さらに、配線
パターンと反転マスクパターンとのマージン領域はレジ
ストパターンの最小寸法の制限により、ブロックレジス
トが形成されない領域ができ、局所的に層間膜の平坦化
の悪化が起こるという問題がある。
【００２４】また、第２の例では酸化シリコン膜の等方
性エッチングに広く用いられる弗酸が、配線材のアルミ
ニウム膜をエッチングする為に、酸化シリコン膜の成長
膜厚以上には等方性エッチングができない。その結果、
層間膜には、波状の段差が生じ、上層アルミニウム配線
のパターニングにおいて、アルミニウム膜のカバレッジ
の変動によるエッチング残りが生じて、配線間ショート
不良を起こし易いという問題がある。
性エッチングに広く用いられる弗酸が、配線材のアルミ
ニウム膜をエッチングする為に、酸化シリコン膜の成長
膜厚以上には等方性エッチングができない。その結果、
層間膜には、波状の段差が生じ、上層アルミニウム配線
のパターニングにおいて、アルミニウム膜のカバレッジ
の変動によるエッチング残りが生じて、配線間ショート
不良を起こし易いという問題がある。
【００２５】
【課題を解決するための手段】本発明の第１の半導体装
置の製造方法は、半導体基板上に形成した絶縁膜の上に
選択的に配線を形成した後前記配線を含む表面に層間絶
縁膜を前記配線の厚さよりも厚く堆積する工程と、前記
層間絶縁膜の上にポジ型の第１のフォトレジスト膜を塗
布した後全面にストライプ状パターンを並べたマスクを
用い前記層間絶縁膜の標高の低い領域に焦点を合わせて
露光・現像して前記層間絶縁膜の標高の低い領域上にの
み第１のフォトレジスト膜のストライプパターンを形成
する工程と、前記第１のフォトレジスト膜を含む表面に
第２のフォトレジスト膜を塗布して表面を平坦化した後
前記層間絶縁膜の標高の低い領域の表面が露出するまで
全面をエッチバックして前記層間絶縁膜の上面を平坦化
する工程とを含んで構成される。
置の製造方法は、半導体基板上に形成した絶縁膜の上に
選択的に配線を形成した後前記配線を含む表面に層間絶
縁膜を前記配線の厚さよりも厚く堆積する工程と、前記
層間絶縁膜の上にポジ型の第１のフォトレジスト膜を塗
布した後全面にストライプ状パターンを並べたマスクを
用い前記層間絶縁膜の標高の低い領域に焦点を合わせて
露光・現像して前記層間絶縁膜の標高の低い領域上にの
み第１のフォトレジスト膜のストライプパターンを形成
する工程と、前記第１のフォトレジスト膜を含む表面に
第２のフォトレジスト膜を塗布して表面を平坦化した後
前記層間絶縁膜の標高の低い領域の表面が露出するまで
全面をエッチバックして前記層間絶縁膜の上面を平坦化
する工程とを含んで構成される。
【００２６】本発明の第２の半導体装置の製造方法は、
半導体基板上に形成した絶縁膜の上に選択的に配線を形
成した後前記配線を含む表面に第１の層間絶縁膜を前記
配線の厚さよりも薄く堆積する工程と、前記第１の層間
絶縁膜の上に感光性ポリイミド樹脂膜を塗布した後全面
にストライプ状パターンを並べたマスクを用い前記層間
絶縁膜の標高の低い領域に焦点を合わせて露光・現像し
て前記層間絶縁膜の標高の低い領域にのみ感光性ポリイ
ミド樹脂膜のストライプパターンを形成する工程と、前
記感光性ポリイミド樹脂膜を含む表面にポリイミド樹脂
膜を塗布して第２の層間絶縁膜を形成し上面を平坦化す
る工程とを含んで構成される。
半導体基板上に形成した絶縁膜の上に選択的に配線を形
成した後前記配線を含む表面に第１の層間絶縁膜を前記
配線の厚さよりも薄く堆積する工程と、前記第１の層間
絶縁膜の上に感光性ポリイミド樹脂膜を塗布した後全面
にストライプ状パターンを並べたマスクを用い前記層間
絶縁膜の標高の低い領域に焦点を合わせて露光・現像し
て前記層間絶縁膜の標高の低い領域にのみ感光性ポリイ
ミド樹脂膜のストライプパターンを形成する工程と、前
記感光性ポリイミド樹脂膜を含む表面にポリイミド樹脂
膜を塗布して第２の層間絶縁膜を形成し上面を平坦化す
る工程とを含んで構成される。
【００２７】
【作用】本発明は、フォトレジスト膜の露光における焦
点深度が層間膜の標高差と同等であることを利用して層
間膜の標高の低い領域のフォトレジスト膜を自己整合的
に感光させ層間膜を平坦化している。
点深度が層間膜の標高差と同等であることを利用して層
間膜の標高の低い領域のフォトレジスト膜を自己整合的
に感光させ層間膜を平坦化している。
【００２８】図９は標高差が３μｍあるウエハー表面に
３．０μｍ厚のレジスト膜をパターニングした場合にお
けるレジストパターン寸法のフォーカスオフセット依存
性を示す図である。
３．０μｍ厚のレジスト膜をパターニングした場合にお
けるレジストパターン寸法のフォーカスオフセット依存
性を示す図である。
【００２９】図９に示すように、標高の高い領域のレジ
ストパターンの特性は、標高の低い領域より２μｍだけ
レンズ側に移動する。したがって、フォーカスオフセッ
トが−２．０μｍ以上では、標高の高い領域上に形成さ
れたフォトレジスト膜に焦点が合うことにより標高の高
い領域にレジストパターンが形成される。一方、０μｍ
以上のフォーカスオフセットでは標高の低い領域に存在
するレジスト膜に焦点が合うことにより標高の低い領域
にレジスト膜がパターニングされ、また標高の高い領域
は露光像が広がることにより膜べりが進みパターンは消
滅する。ここで、標高の低い領域に選択的に形成するレ
ジスト膜形成条件は、マスクサイズ、フォーカスオフセ
ット、フォトレジスト膜厚、露光量で決まる。
ストパターンの特性は、標高の低い領域より２μｍだけ
レンズ側に移動する。したがって、フォーカスオフセッ
トが−２．０μｍ以上では、標高の高い領域上に形成さ
れたフォトレジスト膜に焦点が合うことにより標高の高
い領域にレジストパターンが形成される。一方、０μｍ
以上のフォーカスオフセットでは標高の低い領域に存在
するレジスト膜に焦点が合うことにより標高の低い領域
にレジスト膜がパターニングされ、また標高の高い領域
は露光像が広がることにより膜べりが進みパターンは消
滅する。ここで、標高の低い領域に選択的に形成するレ
ジスト膜形成条件は、マスクサイズ、フォーカスオフセ
ット、フォトレジスト膜厚、露光量で決まる。
【００３０】図１０はフォーカスオフセットとマスクサ
イズの配線膜厚依存性を示す図である。
イズの配線膜厚依存性を示す図である。
【００３１】図１０に示すように、配線膜厚が１．０μ
ｍの場合マスクサイズとして１．０μｍを用いれば、フ
ォーカスオフセットは１．５μｍに設定し、配線膜厚が
３．０μｍの場合、マスクサイズとして２．０μｍを用
いれば、フォーカスオフセットは２．０μｍに設定する
ことにより、選択的にフォトレジスト膜が標高の低い領
域に形成できる。ここで、フォトレジスト膜厚の増加
は、露光量の増加に伴い焦点深度マージンが低下するた
め、フォトレジスト膜厚は５μｍ以下であることが望ま
しく、露光量は、段差部で発生する厚いフォトレジスト
膜を解像できる程度の露光量が望ましい。
ｍの場合マスクサイズとして１．０μｍを用いれば、フ
ォーカスオフセットは１．５μｍに設定し、配線膜厚が
３．０μｍの場合、マスクサイズとして２．０μｍを用
いれば、フォーカスオフセットは２．０μｍに設定する
ことにより、選択的にフォトレジスト膜が標高の低い領
域に形成できる。ここで、フォトレジスト膜厚の増加
は、露光量の増加に伴い焦点深度マージンが低下するた
め、フォトレジスト膜厚は５μｍ以下であることが望ま
しく、露光量は、段差部で発生する厚いフォトレジスト
膜を解像できる程度の露光量が望ましい。
【００３２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００３３】図１（ａ）〜（ｅ）は本発明の第１の実施
例を説明するための工程順に示した半導体チップの断面
図である。
例を説明するための工程順に示した半導体チップの断面
図である。
【００３４】まず、図１（ａ）に示すように、シリコン
基板１の上に設けた酸化シリコン膜２の上にアルミニウ
ム膜等の金属膜を１μｍの厚さに堆積した後パターニン
グして配線３を形成し、配線３を含む表面にプラズマＣ
ＶＤ法で酸化シリコン膜４を２μｍの厚さに形成する。
基板１の上に設けた酸化シリコン膜２の上にアルミニウ
ム膜等の金属膜を１μｍの厚さに堆積した後パターニン
グして配線３を形成し、配線３を含む表面にプラズマＣ
ＶＤ法で酸化シリコン膜４を２μｍの厚さに形成する。
【００３５】次に、図１（ｂ）に示すように、酸化シリ
コン膜４の上にポジ型フォトレジスト膜５を約３μｍの
厚さに塗布する。
コン膜４の上にポジ型フォトレジスト膜５を約３μｍの
厚さに塗布する。
【００３６】次に、図１（ｃ）に示すように、例えば１
μｍの幅と間隔で全面にストライプパターンを縞状に並
べたマスクを用い、ステッパーの焦点を酸化シリコン膜
４の標高の低い領域に合わせ３００ｍＪ／ｃｍ2 のエネ
ルギーで露光し、現像して酸化シリコン膜４の標高の低
い領域上にのみストライプ状にパターニングされたフォ
トレジスト膜５ａを形成し、酸化シリコン膜４の標高の
高い領域のフォトレジスト膜５を除去する。
μｍの幅と間隔で全面にストライプパターンを縞状に並
べたマスクを用い、ステッパーの焦点を酸化シリコン膜
４の標高の低い領域に合わせ３００ｍＪ／ｃｍ2 のエネ
ルギーで露光し、現像して酸化シリコン膜４の標高の低
い領域上にのみストライプ状にパターニングされたフォ
トレジスト膜５ａを形成し、酸化シリコン膜４の標高の
高い領域のフォトレジスト膜５を除去する。
【００３７】次に、図１（ｄ）に示すように、全面にフ
ォトレジスト膜６を２μｍの厚さに塗布して上面を平坦
化する。ここで、フォトレジスト膜上面の局所的段差の
第２のフォトレジスト膜厚依存性は図８に示すように、
ストライプマスクの線間隔が線幅より狭い方が第２のフ
ォトレジスト膜を埋め込む体積が少ないため、第２のフ
ォトレジスト膜の埋め込み性が良い。その結果、層間膜
形成後の平坦性も、マスク線間隔が線幅より狭い方が有
利である。
ォトレジスト膜６を２μｍの厚さに塗布して上面を平坦
化する。ここで、フォトレジスト膜上面の局所的段差の
第２のフォトレジスト膜厚依存性は図８に示すように、
ストライプマスクの線間隔が線幅より狭い方が第２のフ
ォトレジスト膜を埋め込む体積が少ないため、第２のフ
ォトレジスト膜の埋め込み性が良い。その結果、層間膜
形成後の平坦性も、マスク線間隔が線幅より狭い方が有
利である。
【００３８】次に、図（ｅ）に示すように、ＣＦ4 およ
び酸素をエッチングガスとして用いフォトレジスト膜と
酸化シリコン膜とのエッチング選択比が１：１になるよ
うな条件で酸化シリコン膜の標高の低い領域の表面が露
出するまで全面をエッチバックして上面を平坦化する。
び酸素をエッチングガスとして用いフォトレジスト膜と
酸化シリコン膜とのエッチング選択比が１：１になるよ
うな条件で酸化シリコン膜の標高の低い領域の表面が露
出するまで全面をエッチバックして上面を平坦化する。
【００３９】図２（ａ）〜（ｃ）は本発明の第２の実施
例を説明するための工程順に示した半導体チップの断面
図である。
例を説明するための工程順に示した半導体チップの断面
図である。
【００４０】まず、図２（ａ）に示すように、第１の実
施例と同様の工程でシリコン基板１の上に形成した酸化
シリコン膜２の上に配線３を選択的に形成した後、ポリ
イミド樹脂膜と密着性の良い窒化シリコン膜７を１００
ｎｍの厚さに堆積して配線３を被覆し、窒化シリコン膜
７の上に感光性ポリイミド樹脂膜８を２μｍの厚さに塗
布する。
施例と同様の工程でシリコン基板１の上に形成した酸化
シリコン膜２の上に配線３を選択的に形成した後、ポリ
イミド樹脂膜と密着性の良い窒化シリコン膜７を１００
ｎｍの厚さに堆積して配線３を被覆し、窒化シリコン膜
７の上に感光性ポリイミド樹脂膜８を２μｍの厚さに塗
布する。
【００４１】次に、図２（ｂ）に示すように、１μｍの
幅と間隔で全面にストライプパターンを縞状に並べたマ
スクを用い、ステッパーの焦点を窒化シリコン膜７の標
高の低い領域に合わせ３００ｍＪ／ｃｍ2 のエネルギー
で露光し、現像して窒化シリコン膜７の標高の低い領域
上にのみストライプ状にパターニングされたフォトレジ
スト膜５ａを形成する。
幅と間隔で全面にストライプパターンを縞状に並べたマ
スクを用い、ステッパーの焦点を窒化シリコン膜７の標
高の低い領域に合わせ３００ｍＪ／ｃｍ2 のエネルギー
で露光し、現像して窒化シリコン膜７の標高の低い領域
上にのみストライプ状にパターニングされたフォトレジ
スト膜５ａを形成する。
【００４２】次に、図２（ｃ）に示すように、３００℃
程度の熱処理を加えた後全面にポリイミド樹脂膜９を２
μｍの厚さに塗布して３００℃で熱処理し、上面の平坦
な層間絶縁膜を形成する。
程度の熱処理を加えた後全面にポリイミド樹脂膜９を２
μｍの厚さに塗布して３００℃で熱処理し、上面の平坦
な層間絶縁膜を形成する。
【００４３】図３（ａ）〜（ｄ）は本発明の第３の実施
例を説明するための工程順に示した半導体チップの断面
図である。
例を説明するための工程順に示した半導体チップの断面
図である。
【００４４】まず、図３（ａ）に示すように、第１の実
施例と同様の工程でシリコン基板１の上に形成した酸化
シリコン膜２の上に配線３を選択的に形成した後配線３
を含む表面にプラズマＣＶＤ法で酸化シリコン膜４を形
成する。次に、酸化シリコン膜４の上にポジ型フォトレ
ジスト膜を塗布してストライプ状パターンを並べたマス
クを用い焦点を酸化シリコン膜４の標高の低い領域に合
わせて露光・現像し、ストライプ状にパターニングされ
たフォトレジスト膜５ａを酸化シリコン膜４の標高の低
い領域にのみ形成する。
施例と同様の工程でシリコン基板１の上に形成した酸化
シリコン膜２の上に配線３を選択的に形成した後配線３
を含む表面にプラズマＣＶＤ法で酸化シリコン膜４を形
成する。次に、酸化シリコン膜４の上にポジ型フォトレ
ジスト膜を塗布してストライプ状パターンを並べたマス
クを用い焦点を酸化シリコン膜４の標高の低い領域に合
わせて露光・現像し、ストライプ状にパターニングされ
たフォトレジスト膜５ａを酸化シリコン膜４の標高の低
い領域にのみ形成する。
【００４５】次に、図３（ｂ）に示すように、フォトレ
ジスト膜５ａをマスクとして酸化シリコン膜４の表面を
酸化シリコン膜４の標高差と同等の厚さだけエッチング
してストライプ状パターンに対応する溝を形成する。
ジスト膜５ａをマスクとして酸化シリコン膜４の表面を
酸化シリコン膜４の標高差と同等の厚さだけエッチング
してストライプ状パターンに対応する溝を形成する。
【００４６】次に、図３（ｃ）に示すように、酸素雰囲
気中でのプラズマ処理によりフォトレジスト膜５ａを灰
化し除去する。
気中でのプラズマ処理によりフォトレジスト膜５ａを灰
化し除去する。
【００４７】次に、図３（ｄ）に示すように、テトラエ
トキシシランおよびオゾン含有酸素をソースガスとして
用いる常圧ＣＶＤにより溝を設けた酸化シリコン膜４の
表面に酸化シリコン膜１０を６００ｎｍ程度の厚さに堆
積し、段差を被覆し且つ上面を平坦化した層間絶縁膜を
形成する。
トキシシランおよびオゾン含有酸素をソースガスとして
用いる常圧ＣＶＤにより溝を設けた酸化シリコン膜４の
表面に酸化シリコン膜１０を６００ｎｍ程度の厚さに堆
積し、段差を被覆し且つ上面を平坦化した層間絶縁膜を
形成する。
【００４８】
【発明の効果】以上説明したように本発明は、層間膜に
生じた凹凸の標高の低い領域にのみフォトレジスト膜の
スライプ状パターンを自己整合的に形成することによ
り、層間膜毎に反転のマスクを形成せずにブロックレジ
ストを形成でき、層間膜の平坦化の工程を簡素化できる
という効果を有する。
生じた凹凸の標高の低い領域にのみフォトレジスト膜の
スライプ状パターンを自己整合的に形成することによ
り、層間膜毎に反転のマスクを形成せずにブロックレジ
ストを形成でき、層間膜の平坦化の工程を簡素化できる
という効果を有する。
【図１】本発明の第１の実施例を説明するための工程順
に示した断面図。
に示した断面図。
【図２】本発明の第２の実施例の説明するための工程順
に示した断面図。
に示した断面図。
【図３】本発明の第３の実施例を説明するための工程順
に示した断面図。
に示した断面図。
【図４】３層配線仕様のデバイスにおける３層配線下に
発生するデバイス最大標高差の最小設計寸法依存性と焦
点深度マージンのパターンサイズ依存性を示す図。
発生するデバイス最大標高差の最小設計寸法依存性と焦
点深度マージンのパターンサイズ依存性を示す図。
【図５】従来の半導体装置の製造方法の第１の例を説明
するための工程順に示した断面図。
するための工程順に示した断面図。
【図６】従来例の配線パターンと反転マスクパターンと
の間隔に対する層間膜の平坦性の関係を示す図。
の間隔に対する層間膜の平坦性の関係を示す図。
【図７】従来の半導体装置の製造方法の第２の例を説明
するための工程順に示した断面図。
するための工程順に示した断面図。
【図８】フォトレジスト膜上面の局所的段差の第２のフ
ォトレジスト膜厚依存性を示す図。
ォトレジスト膜厚依存性を示す図。
【図９】レジストパターン寸法のフォーカスオフセット
依存性を示す図
依存性を示す図
【図１０】最適フォーカスオフセットの配線段差依存性
を示す図。
を示す図。
１ シリコン基板 ２，４，１０ 酸化シリコン膜 ３ 配線 ５，５ａ，６ フォトレジスト膜 ７ 窒化シリコン膜 ８ 感光性ポリイミド樹脂膜 ９ ポリイミド樹脂膜
Claims (2)
- 【請求項１】 半導体基板上に形成した絶縁膜の上に選
択的に配線を形成した後前記配線を含む表面に層間絶縁
膜を前記配線の厚さよりも厚く堆積する工程と、前記層
間絶縁膜の上にポジ型の第１のフォトレジスト膜を塗布
した後全面にストライプ状パターンを並べたマスクを用
い前記層間絶縁膜の標高の低い領域に焦点を合わせて露
光・現像して前記層間絶縁膜の標高の低い領域上にのみ
第１のフォトレジスト膜のストライプパターンを形成す
る工程と、前記第１のフォトレジスト膜を含む表面に第
２のフォトレジスト膜を塗布して表面を平坦化した後前
記層間絶縁膜の標高の低い領域の表面が露出するまで全
面をエッチバックして前記層間絶縁膜の上面を平坦化す
る工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項２】 半導体基板上に形成した絶縁膜の上に選
択的に配線を形成した後前記配線を含む表面に第１の層
間絶縁膜を前記配線の厚さよりも薄く堆積する工程と、
前記第１の層間絶縁膜の上に感光性ポリイミド樹脂膜を
塗布した後全面にストライプ状パターンを並べたマスク
を用い前記層間絶縁膜の標高の低い領域に焦点を合わせ
て露光・現像して前記層間絶縁膜の標高の低い領域にの
み感光性ポリイミド樹脂膜のストライプパターンを形成
する工程と、前記感光性ポリイミド樹脂膜を含む表面に
ポリイミド樹脂膜を塗布して第２の層間絶縁膜を形成し
上面を平坦化する工程とを含むことを特徴とする半導体
装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5287893A JP2555958B2 (ja) | 1993-11-17 | 1993-11-17 | 半導体装置の製造方法 |
| KR1019940030148A KR0145369B1 (ko) | 1993-11-17 | 1994-11-17 | 반도체 장치의 제조방법 |
| US08/341,081 US5580826A (en) | 1993-11-17 | 1994-11-17 | Process for forming a planarized interlayer insulating film in a semiconductor device using a periodic resist pattern |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5287893A JP2555958B2 (ja) | 1993-11-17 | 1993-11-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07142350A true JPH07142350A (ja) | 1995-06-02 |
| JP2555958B2 JP2555958B2 (ja) | 1996-11-20 |
Family
ID=17723086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5287893A Expired - Lifetime JP2555958B2 (ja) | 1993-11-17 | 1993-11-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2555958B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4578635B2 (ja) * | 1999-07-22 | 2010-11-10 | フランス・テレコム | 電子回路基板上の表面形状の影響を補正する方法 |
| JP2017045785A (ja) * | 2015-08-25 | 2017-03-02 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
1993
- 1993-11-17 JP JP5287893A patent/JP2555958B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4578635B2 (ja) * | 1999-07-22 | 2010-11-10 | フランス・テレコム | 電子回路基板上の表面形状の影響を補正する方法 |
| JP2017045785A (ja) * | 2015-08-25 | 2017-03-02 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2555958B2 (ja) | 1996-11-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960709 |