JPH08148567A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08148567A JPH08148567A JP29002494A JP29002494A JPH08148567A JP H08148567 A JPH08148567 A JP H08148567A JP 29002494 A JP29002494 A JP 29002494A JP 29002494 A JP29002494 A JP 29002494A JP H08148567 A JPH08148567 A JP H08148567A
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- Japan
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- opening
- forming
- insulating film
- film
- semiconductor device
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Abstract
(57)【要約】
【目的】半導体装置の製造に関し、多層配線構造を形成
する際のエッチング工程の改善に関する。 【構成】半導体基板11上に第１の絶縁膜14を形成する工
程と、第１の絶縁膜14に第１の開口14A,14B を形成する
工程と、第１の絶縁膜14上に、該第１の絶縁膜14よりも
膜厚の厚い第２の絶縁膜15を形成する工程と、第１の開
口14A,14B が形成された領域に対応し、第１の開口14A,
14B よりも大きい径の第２の開口15A,15Bを第２の絶縁
膜15に形成する工程とを有すること。
する際のエッチング工程の改善に関する。 【構成】半導体基板11上に第１の絶縁膜14を形成する工
程と、第１の絶縁膜14に第１の開口14A,14B を形成する
工程と、第１の絶縁膜14上に、該第１の絶縁膜14よりも
膜厚の厚い第２の絶縁膜15を形成する工程と、第１の開
口14A,14B が形成された領域に対応し、第１の開口14A,
14B よりも大きい径の第２の開口15A,15Bを第２の絶縁
膜15に形成する工程とを有すること。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、更に詳しく言えば、高段差の多層配線にコンタク
トホールを形成する際のエッチング工程の改善に関す
る。
関し、更に詳しく言えば、高段差の多層配線にコンタク
トホールを形成する際のエッチング工程の改善に関す
る。
【０００２】
【従来の技術】以下で、従来例に係るコンタクトホール
の形成方法について図面を参照しながら説明する。ま
ず、図６に示すように、シリコン基板（１）上に素子分
離用のＬＯＣＯＳ（Local Oxide of Silicon）膜（２）
を形成し、シリコン基板（１）の素子形成領域に配線層
（３Ａ）を、ＬＯＣＯＳ膜（２）上に配線層（３Ｂ）
を、それぞれ選択形成し、上面全面にＢＰＳＧ（Boro-P
hoso Silicate Glass）などからなる平坦化膜（５）を
形成し、その上面にレジスト膜（６）を形成し、選択露
光・現像して、のちにコンタクトホールを形成する領域
に開口（６Ａ，６Ｂ）を選択形成する。
の形成方法について図面を参照しながら説明する。ま
ず、図６に示すように、シリコン基板（１）上に素子分
離用のＬＯＣＯＳ（Local Oxide of Silicon）膜（２）
を形成し、シリコン基板（１）の素子形成領域に配線層
（３Ａ）を、ＬＯＣＯＳ膜（２）上に配線層（３Ｂ）
を、それぞれ選択形成し、上面全面にＢＰＳＧ（Boro-P
hoso Silicate Glass）などからなる平坦化膜（５）を
形成し、その上面にレジスト膜（６）を形成し、選択露
光・現像して、のちにコンタクトホールを形成する領域
に開口（６Ａ，６Ｂ）を選択形成する。
【０００３】次に、図７に示すように、レジスト膜
（６）をマスクにして平坦化膜（５）をドライエッチン
グなどでエッチング・除去してコンタクトホール（Ｃ
１，Ｃ２）を選択形成して、レジスト膜（６）を剥離し
ていた。
（６）をマスクにして平坦化膜（５）をドライエッチン
グなどでエッチング・除去してコンタクトホール（Ｃ
１，Ｃ２）を選択形成して、レジスト膜（６）を剥離し
ていた。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の製造方法によれば、以下に示すような問題が生じ
る。すなわち、図６に示すように、シリコン基板（１）
の素子形成領域のレジスト膜（６）に開口（６Ａ）を形
成し、ＬＯＣＯＳ膜（２）上のレジスト膜（６）に開口
（６Ｂ）を形成する場合のように、段差のある領域にコ
ンタクトホールを形成しようとすると、コンタクトホー
ル形成の際のエッチングで除去すべき平坦化膜（５）の
膜厚が異なり、開口（６Ａ）を介してエッチングする平
坦化膜（５）の膜厚が、開口（６Ｂ）を介してエッチン
グする平坦化膜（５）の膜厚に比して厚くなる。
来の製造方法によれば、以下に示すような問題が生じ
る。すなわち、図６に示すように、シリコン基板（１）
の素子形成領域のレジスト膜（６）に開口（６Ａ）を形
成し、ＬＯＣＯＳ膜（２）上のレジスト膜（６）に開口
（６Ｂ）を形成する場合のように、段差のある領域にコ
ンタクトホールを形成しようとすると、コンタクトホー
ル形成の際のエッチングで除去すべき平坦化膜（５）の
膜厚が異なり、開口（６Ａ）を介してエッチングする平
坦化膜（５）の膜厚が、開口（６Ｂ）を介してエッチン
グする平坦化膜（５）の膜厚に比して厚くなる。
【０００５】従って、これらをエッチングすると、コン
タクトホール（Ｃ１，Ｃ２）では、断面形状にテーパー
を生じるために、そのコンタクト径はレジストマク
（６）の開口（６Ａ，６Ｂ）よりも狭くなっていしま
い、所望のコンタクト径を得ることが困難になるという
問題が生じていた。さらには、平坦化膜（５）の膜厚が
それぞれ異なるために、平坦化膜（５）の厚いコンタク
トホール（Ｃ１）のコンタクト径（ｄ）が、平坦化膜
（５）の薄いコンタクトホール（Ｃ２）のコンタクト径
（Ｆ）よりも狭くなるという問題が生じていた。
タクトホール（Ｃ１，Ｃ２）では、断面形状にテーパー
を生じるために、そのコンタクト径はレジストマク
（６）の開口（６Ａ，６Ｂ）よりも狭くなっていしま
い、所望のコンタクト径を得ることが困難になるという
問題が生じていた。さらには、平坦化膜（５）の膜厚が
それぞれ異なるために、平坦化膜（５）の厚いコンタク
トホール（Ｃ１）のコンタクト径（ｄ）が、平坦化膜
（５）の薄いコンタクトホール（Ｃ２）のコンタクト径
（Ｆ）よりも狭くなるという問題が生じていた。
【０００６】近年、デザインルールの縮小化に伴い、コ
ンタクト径も１．０μｍ以下と、微細になっており、コ
ンタクトホール形成のエッチングは、高アスペクト比の
エッチングが要求され、上記の問題が相対的に大きくな
り、無視出来なくなってきており、これらの問題に対応
可能な新たな設備が必要になってきていた。
ンタクト径も１．０μｍ以下と、微細になっており、コ
ンタクトホール形成のエッチングは、高アスペクト比の
エッチングが要求され、上記の問題が相対的に大きくな
り、無視出来なくなってきており、これらの問題に対応
可能な新たな設備が必要になってきていた。
【０００７】
【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、半導体基板上に第１の絶縁膜を
形成する工程と、前記第１の絶縁膜に第１の開口を形成
する工程と、前記第１の絶縁膜上に、該第１の絶縁膜よ
りも膜厚の厚い第２の絶縁膜を形成する工程と、前記第
１の開口が形成された領域に対応し、前記第１の開口よ
りも大きい径の第２の開口を前記第２の絶縁膜に形成す
る工程とを有することにより、段差によって、場所によ
る膜厚の差が大きいような絶縁膜にコンタクトホールを
形成する際に、所望のコンタクト径を得ることが可能に
なる半導体装置の製造方法を提供するものである。
に鑑み成されたもので、半導体基板上に第１の絶縁膜を
形成する工程と、前記第１の絶縁膜に第１の開口を形成
する工程と、前記第１の絶縁膜上に、該第１の絶縁膜よ
りも膜厚の厚い第２の絶縁膜を形成する工程と、前記第
１の開口が形成された領域に対応し、前記第１の開口よ
りも大きい径の第２の開口を前記第２の絶縁膜に形成す
る工程とを有することにより、段差によって、場所によ
る膜厚の差が大きいような絶縁膜にコンタクトホールを
形成する際に、所望のコンタクト径を得ることが可能に
なる半導体装置の製造方法を提供するものである。
【０００８】
【作 用】本発明に係る半導体装置の製造方法によれ
ば、半導体基板上に例えば窒化膜からなる第１の絶縁膜
を形成し、第１の絶縁膜に第１の開口を形成し、第１の
絶縁膜上に、例えば酸化膜からなり、第１の絶縁膜より
も厚い第２の絶縁膜を形成し、第１の開口が形成された
領域に対応し、かつ第１の開口よりも大きい径の第２の
開口を第２の絶縁膜に形成している。
ば、半導体基板上に例えば窒化膜からなる第１の絶縁膜
を形成し、第１の絶縁膜に第１の開口を形成し、第１の
絶縁膜上に、例えば酸化膜からなり、第１の絶縁膜より
も厚い第２の絶縁膜を形成し、第１の開口が形成された
領域に対応し、かつ第１の開口よりも大きい径の第２の
開口を第２の絶縁膜に形成している。
【０００９】上記の工程において、第１の開口は、第２
の絶縁膜の膜厚よりも薄い第１の絶縁膜に開口するの
で、第１の開口の径を所望の径に形成することが比較的
容易にできる。その後、第１の開口の形成領域上に第２
の開口を形成して、コンタクトホールを形成することに
なるが、こうして形成されたコンタクトホールのコンタ
クト径は事実上第１の開口の径に規定されるので、その
後に形成される第２の開口の径がどのような大きさであ
っても、所望のコンタクト径を確保することが可能にな
る。
の絶縁膜の膜厚よりも薄い第１の絶縁膜に開口するの
で、第１の開口の径を所望の径に形成することが比較的
容易にできる。その後、第１の開口の形成領域上に第２
の開口を形成して、コンタクトホールを形成することに
なるが、こうして形成されたコンタクトホールのコンタ
クト径は事実上第１の開口の径に規定されるので、その
後に形成される第２の開口の径がどのような大きさであ
っても、所望のコンタクト径を確保することが可能にな
る。
【００１０】これにより、従来の様に膜厚の厚い領域に
コンタクトホールを形成する際のエッチングで、ＣＤロ
スが増大して所望のコンタクト径が得られないことを極
力抑止することが可能となる。また、本発明によれば、
第２の開口を形成する際のエッチングは比較的余裕度が
高くてすむので、エッチングの条件をそれほど厳密に検
討しなくても所望のコンタクト径を得ることができ、製
作が比較的容易になる。
コンタクトホールを形成する際のエッチングで、ＣＤロ
スが増大して所望のコンタクト径が得られないことを極
力抑止することが可能となる。また、本発明によれば、
第２の開口を形成する際のエッチングは比較的余裕度が
高くてすむので、エッチングの条件をそれほど厳密に検
討しなくても所望のコンタクト径を得ることができ、製
作が比較的容易になる。
【００１１】さらに、シリコン窒化膜を第１の絶縁膜と
して用いた場合には、シリコン窒化膜の膜質が密で良好
であるため、ＭＯＳＦＥＴの動作時に生じがちなホット
エレクトロン効果に対して強い耐性を得ることが可能に
なる。
して用いた場合には、シリコン窒化膜の膜質が密で良好
であるため、ＭＯＳＦＥＴの動作時に生じがちなホット
エレクトロン効果に対して強い耐性を得ることが可能に
なる。
【００１２】
【実施例】以下で、本発明の実施例に係るコンタクトホ
ールの形成方法について図面を参照しながら説明する。
まず、図１に示すように、シリコン基板（１１）上に素
子分離用のＬＯＣＯＳ（Local Oxide of Silicon）膜
（１２）を形成し、シリコン基板（１１）の素子形成領
域に配線層（１３Ａ）を、ＬＯＣＯＳ膜（１２）上に配
線層（１３Ｂ）を、それぞれ選択形成し、その上面に、
膜厚２０００〜３０００Å程度のシリコン窒化膜（１
４）を常法の減圧ＣＶＤ法で形成する。
ールの形成方法について図面を参照しながら説明する。
まず、図１に示すように、シリコン基板（１１）上に素
子分離用のＬＯＣＯＳ（Local Oxide of Silicon）膜
（１２）を形成し、シリコン基板（１１）の素子形成領
域に配線層（１３Ａ）を、ＬＯＣＯＳ膜（１２）上に配
線層（１３Ｂ）を、それぞれ選択形成し、その上面に、
膜厚２０００〜３０００Å程度のシリコン窒化膜（１
４）を常法の減圧ＣＶＤ法で形成する。
【００１３】次に、図２に示すように、ドライエッチン
グでシリコン窒化膜（１４）を選択的にエッチング・除
去して、のちにコンタクトホールを形成する素子形成領
域上に第１の開口（１４Ａ）を、のちにコンタクトホー
ルを形成するＬＯＣＯＳ膜（１２）上に第１の開口（１
４Ｂ）をそれぞれ形成する。次いで、図３に示すよう
に、全面に膜厚８０００〜１００００ÅのＢＰＳＧ（Bo
ro-Phoso Silicate Glass）膜を積層したのちに、９０
０℃の温度で３０分〜４０分程度フローして平坦化膜
（１５）を形成する。
グでシリコン窒化膜（１４）を選択的にエッチング・除
去して、のちにコンタクトホールを形成する素子形成領
域上に第１の開口（１４Ａ）を、のちにコンタクトホー
ルを形成するＬＯＣＯＳ膜（１２）上に第１の開口（１
４Ｂ）をそれぞれ形成する。次いで、図３に示すよう
に、全面に膜厚８０００〜１００００ÅのＢＰＳＧ（Bo
ro-Phoso Silicate Glass）膜を積層したのちに、９０
０℃の温度で３０分〜４０分程度フローして平坦化膜
（１５）を形成する。
【００１４】その後、図４に示すように、全面に１μｍ
程度のフォトレジストを塗布してレジスト膜（１６）を
形成したのちに、露光・現像して、図４に示すように、
第１の開口（１４Ａ，１４Ｂ）が形成された領域上に、
第１の開口（１４Ａ，１４Ｂ）よりも径の大きい孔（Ｈ
１，Ｈ２）を局所的に形成する。次いで、図５に示すよ
うにレジスト膜（１６）をマスクにして、流量８００SC
CMのＡｒガス，流量６０SCCMのＣＨＦ3 ガス，流量６０
SCCMのＣＦ4 ガスを用いて、ＲＦパワー８００Ｗ、圧力
１．７Torrの条件下で、平坦化膜（１５）をエッチング
・除去して、第１の開口（１４Ａ，１４Ｂ）にまで達す
る第２の開口（１５Ａ，１５Ｂ）を形成し、第１の開口
（１４Ａ，１４Ｂ）と合わせてコンタクトホールとした
のちに、レジスト膜（１６）を剥離する。
程度のフォトレジストを塗布してレジスト膜（１６）を
形成したのちに、露光・現像して、図４に示すように、
第１の開口（１４Ａ，１４Ｂ）が形成された領域上に、
第１の開口（１４Ａ，１４Ｂ）よりも径の大きい孔（Ｈ
１，Ｈ２）を局所的に形成する。次いで、図５に示すよ
うにレジスト膜（１６）をマスクにして、流量８００SC
CMのＡｒガス，流量６０SCCMのＣＨＦ3 ガス，流量６０
SCCMのＣＦ4 ガスを用いて、ＲＦパワー８００Ｗ、圧力
１．７Torrの条件下で、平坦化膜（１５）をエッチング
・除去して、第１の開口（１４Ａ，１４Ｂ）にまで達す
る第２の開口（１５Ａ，１５Ｂ）を形成し、第１の開口
（１４Ａ，１４Ｂ）と合わせてコンタクトホールとした
のちに、レジスト膜（１６）を剥離する。
【００１５】以上説明したように、本実施例に係る半導
体装置の製造方法によれば、図１に示すようにＬＯＣＯ
Ｓ膜（１２）が形成されたシリコン基板（１１）上にシ
リコン窒化膜（１４）を形成して、図２に示すように第
１の開口（１４Ａ，１４Ｂ）を形成し、図３に示すよう
に全面に平坦化膜（１５）を形成し、図５に示すように
第１の開口（１４Ａ，１４Ｂ）の形成領域に第２の開口
（１５Ａ，１５Ｂ）を形成し、これら第１、第２の開口
を合わせてコンタクトホールを形成している。
体装置の製造方法によれば、図１に示すようにＬＯＣＯ
Ｓ膜（１２）が形成されたシリコン基板（１１）上にシ
リコン窒化膜（１４）を形成して、図２に示すように第
１の開口（１４Ａ，１４Ｂ）を形成し、図３に示すよう
に全面に平坦化膜（１５）を形成し、図５に示すように
第１の開口（１４Ａ，１４Ｂ）の形成領域に第２の開口
（１５Ａ，１５Ｂ）を形成し、これら第１、第２の開口
を合わせてコンタクトホールを形成している。
【００１６】このようにして形成されたコンタクトホー
ルのコンタクト径は、第２の開口（１５Ａ，１５Ｂ）の
径（Ａ）には依存せず、コンタクトホールの最下部であ
る第１の開口（１４Ａ，１４Ｂ）の径（ａ）によって規
定されるので、従来のように、膜厚の厚い領域にコンタ
クトホールを形成する際のエッチング工程で、ＣＤロス
が増大して所望のコンタクト径が得られないことを極力
抑止することが可能となる。
ルのコンタクト径は、第２の開口（１５Ａ，１５Ｂ）の
径（Ａ）には依存せず、コンタクトホールの最下部であ
る第１の開口（１４Ａ，１４Ｂ）の径（ａ）によって規
定されるので、従来のように、膜厚の厚い領域にコンタ
クトホールを形成する際のエッチング工程で、ＣＤロス
が増大して所望のコンタクト径が得られないことを極力
抑止することが可能となる。
【００１７】また、本発明によれば、第２の開口（１５
Ａ，１５Ｂ）の径を厳密に規定しなくても所望のコンタ
クト径を得ることができることから、平坦化膜（１５）
をエッチングして第２の開口（１５Ａ，１５Ｂ）を形成
する際のエッチング精度はそれほど厳密な条件が要求さ
れず、従来に比して製作が比較的容易になる。さらに、
本実施例では、膜質が密で良好なシリコン窒化膜（１
４）を第１の絶縁膜として用いているので、ＭＯＳＦＥ
Ｔの動作時に生じがちなホットエレクトロン効果に対し
て強い耐性を得ることが可能になる。
Ａ，１５Ｂ）の径を厳密に規定しなくても所望のコンタ
クト径を得ることができることから、平坦化膜（１５）
をエッチングして第２の開口（１５Ａ，１５Ｂ）を形成
する際のエッチング精度はそれほど厳密な条件が要求さ
れず、従来に比して製作が比較的容易になる。さらに、
本実施例では、膜質が密で良好なシリコン窒化膜（１
４）を第１の絶縁膜として用いているので、ＭＯＳＦＥ
Ｔの動作時に生じがちなホットエレクトロン効果に対し
て強い耐性を得ることが可能になる。
【００１８】
【発明の効果】以上説明したように本発明に係る半導体
装置の製造方法によれば、半導体基板上に第１の絶縁膜
を形成し、第１の絶縁膜に第１の開口を形成し、第１の
絶縁膜上に、該第１の絶縁膜よりも膜厚の厚い第２の絶
縁膜を形成し、第１の開口が形成された領域に対応し、
第１の開口よりも大きい径の第２の開口を第２の絶縁膜
に形成している。
装置の製造方法によれば、半導体基板上に第１の絶縁膜
を形成し、第１の絶縁膜に第１の開口を形成し、第１の
絶縁膜上に、該第１の絶縁膜よりも膜厚の厚い第２の絶
縁膜を形成し、第１の開口が形成された領域に対応し、
第１の開口よりも大きい径の第２の開口を第２の絶縁膜
に形成している。
【００１９】このため、従来のように膜厚の厚い領域に
コンタクトホールを形成する際のエッチングで、ＣＤロ
スが増大して所望のコンタクト径が得られないという問
題の発生を極力抑止することが可能となる。また、本発
明によれば、第２の開口を形成する際のエッチングは比
較的余裕度が高くてすむので、エッチングの条件をそれ
ほど厳密に検討しなくても所望のコンタクト径を得るこ
とができ、製作が比較的容易になる。
コンタクトホールを形成する際のエッチングで、ＣＤロ
スが増大して所望のコンタクト径が得られないという問
題の発生を極力抑止することが可能となる。また、本発
明によれば、第２の開口を形成する際のエッチングは比
較的余裕度が高くてすむので、エッチングの条件をそれ
ほど厳密に検討しなくても所望のコンタクト径を得るこ
とができ、製作が比較的容易になる。
【００２０】さらに、特にシリコン窒化膜を第１の絶縁
膜として用いた場合には、シリコン窒化膜の膜質が密で
良好であるため、ＭＯＳＦＥＴの動作時に生じがちなホ
ットエレクトロン効果に対して強い耐性を得ることが可
能になる。
膜として用いた場合には、シリコン窒化膜の膜質が密で
良好であるため、ＭＯＳＦＥＴの動作時に生じがちなホ
ットエレクトロン効果に対して強い耐性を得ることが可
能になる。
【図１】本発明の実施例に係る半導体装置の製造方法を
説明する第１の断面図である。
説明する第１の断面図である。
【図２】本発明の実施例に係る半導体装置の製造方法を
説明する第１の断面図である。
説明する第１の断面図である。
【図３】本発明の実施例に係る半導体装置の製造方法を
説明する第１の断面図である。
説明する第１の断面図である。
【図４】本発明の実施例に係る半導体装置の製造方法を
説明する第１の断面図である。
説明する第１の断面図である。
【図５】本発明の実施例に係る半導体装置の製造方法を
説明する第１の断面図である。
説明する第１の断面図である。
【図６】従来例に係る半導体装置の製造方法を説明する
第１の断面図である。
第１の断面図である。
【図７】従来例に係る半導体装置の製造方法を説明する
第２の断面図である。
第２の断面図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3065 21/316 Ｍ 21/318 Ｍ Ｈ０１Ｌ 21/302 Ｆ Ｌ
Claims (3)
- 【請求項１】 半導体基板上に第１の絶縁膜を形成する
工程と、 前記第１の絶縁膜に第１の開口を形成する工程と、 前記第１の絶縁膜上に、該第１の絶縁膜よりも膜厚の厚
い第２の絶縁膜を形成する工程と、 前記第１の開口が形成された領域に対応し、前記第１の
開口よりも大きい径の第２の開口を前記第２の絶縁膜に
形成する工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項２】 半導体基板上に第１の絶縁膜を形成する
工程と、 前記第１の絶縁膜に第１の開口を形成する工程と、 前記第１の絶縁膜上に、該第１の絶縁膜よりも膜厚の厚
い第２の絶縁膜を形成する工程と、 前記第１の開口が形成された領域に、前記第１の開口よ
りも大きい径の孔が形成されたマスク材を前記第２の絶
縁膜上に形成する工程と、 前記マスク材をマスクにして、前記第１の開口よりも大
きい径の第２の開口を前記第２の絶縁膜に形成する工程
とを有することを特徴とする半導体装置の製造方法。 - 【請求項３】 前記第１の絶縁膜はシリコン窒化膜から
なり、第２の絶縁膜はシリコン酸化膜からなることを特
徴とする請求項１又は請求項２記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29002494A JPH08148567A (ja) | 1994-11-24 | 1994-11-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29002494A JPH08148567A (ja) | 1994-11-24 | 1994-11-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08148567A true JPH08148567A (ja) | 1996-06-07 |
Family
ID=17750807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29002494A Pending JPH08148567A (ja) | 1994-11-24 | 1994-11-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08148567A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6013936A (en) * | 1998-08-06 | 2000-01-11 | International Business Machines Corporation | Double silicon-on-insulator device and method therefor |
| US7041602B2 (en) | 2003-01-31 | 2006-05-09 | Oki Electric Industry Co., Ltd. | Method of fabricating semiconductor device |
-
1994
- 1994-11-24 JP JP29002494A patent/JPH08148567A/ja active Pending
Cited By (3)
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