JPH0621095A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0621095A JPH0621095A JP17631992A JP17631992A JPH0621095A JP H0621095 A JPH0621095 A JP H0621095A JP 17631992 A JP17631992 A JP 17631992A JP 17631992 A JP17631992 A JP 17631992A JP H0621095 A JPH0621095 A JP H0621095A
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- JP
- Japan
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- film
- contact hole
- oxide film
- etch rate
- gate electrode
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】コンタクトホールのテーパー部を形成する場
合、ゲート電極とテーパー部の短絡による歩留低下を防
止する。 【構成】下地素子形成後、その上に下層下地絶縁膜１を
高温のＣＶＤ法を用いて低エッチレートのシリコン酸化
膜を成長させる。次にその上に上層下地絶縁膜２を低温
のＣＶＤ法を用いて高エッチレートのシリコン酸化膜を
成長させる。続いて塗布膜３で覆い、光露光技術により
コンタクトホール形成領域に開孔し、ウェットエッチン
グ、次いでドライエッチングによりテーパー部及びコン
タクトホールを開孔する。本発明によればゲート電極を
低エッチレートのシリコン酸化膜で保護することにより
製造マージンが小さいゲート電極−コンタクトホールテ
ーパー部のマージンを大きくすることが可能となり、短
絡を防止することができる。
合、ゲート電極とテーパー部の短絡による歩留低下を防
止する。 【構成】下地素子形成後、その上に下層下地絶縁膜１を
高温のＣＶＤ法を用いて低エッチレートのシリコン酸化
膜を成長させる。次にその上に上層下地絶縁膜２を低温
のＣＶＤ法を用いて高エッチレートのシリコン酸化膜を
成長させる。続いて塗布膜３で覆い、光露光技術により
コンタクトホール形成領域に開孔し、ウェットエッチン
グ、次いでドライエッチングによりテーパー部及びコン
タクトホールを開孔する。本発明によればゲート電極を
低エッチレートのシリコン酸化膜で保護することにより
製造マージンが小さいゲート電極−コンタクトホールテ
ーパー部のマージンを大きくすることが可能となり、短
絡を防止することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に２種類の絶縁膜を用いた、上層配線と下地素
子の絶縁方法に関する。
関し、特に２種類の絶縁膜を用いた、上層配線と下地素
子の絶縁方法に関する。
【０００２】
【従来の技術】この従来の半導体装置の製造方法を図２
のコンタクト穴形成時に目合せズレを考慮した断面図に
より説明する。まず下地素子形成後（図２（ａ））低温
のＣＶＤ法により下地絶縁膜７（図２（ｂ））５００ｎ
ｍを形成する。その後、その上を塗布膜で覆い光露光技
術により所望のレジスト膜を除去する。
のコンタクト穴形成時に目合せズレを考慮した断面図に
より説明する。まず下地素子形成後（図２（ａ））低温
のＣＶＤ法により下地絶縁膜７（図２（ｂ））５００ｎ
ｍを形成する。その後、その上を塗布膜で覆い光露光技
術により所望のレジスト膜を除去する。
【０００３】次に、上地配線系と電気的接続を行うコン
タクト・ホールの形成を行う。まずウェットエッチング
技術により配線のカバレッジを向上するテーパー部の形
成を行う（図２（ｃ））。その後、ドライ・エッチング
技術により下地絶縁膜１を異方性のエッチングをしてコ
ンタクトホールを開孔する（図２（ｄ））。次にアルミ
ニウムのスパッタを行い、ホトリソグラフィ技術によ
り、アルミニウムのパターニングを行い、続いて、エッ
チングを行い配線系の形成を行う。
タクト・ホールの形成を行う。まずウェットエッチング
技術により配線のカバレッジを向上するテーパー部の形
成を行う（図２（ｃ））。その後、ドライ・エッチング
技術により下地絶縁膜１を異方性のエッチングをしてコ
ンタクトホールを開孔する（図２（ｄ））。次にアルミ
ニウムのスパッタを行い、ホトリソグラフィ技術によ
り、アルミニウムのパターニングを行い、続いて、エッ
チングを行い配線系の形成を行う。
【０００４】
【発明が解決しようとする課題】この従来の製造方法で
は、下地絶縁膜が単層である為、コンタクトホール開孔
時の０．５μｍ程度の目ズレによりゲート電極とテーパ
ー部で短絡が発生し、著しく歩留りを下げる原因となっ
ていた。又、テーパー部形成の際、下地絶縁膜のエッチ
レート，エッチング液のエッチレートの揺らぎによる、
オーバーエッチングを考慮し、ゲート電極とコンタクト
ホールの目合せマージンを多くとらねばならない為に高
集積化には不向きであった。
は、下地絶縁膜が単層である為、コンタクトホール開孔
時の０．５μｍ程度の目ズレによりゲート電極とテーパ
ー部で短絡が発生し、著しく歩留りを下げる原因となっ
ていた。又、テーパー部形成の際、下地絶縁膜のエッチ
レート，エッチング液のエッチレートの揺らぎによる、
オーバーエッチングを考慮し、ゲート電極とコンタクト
ホールの目合せマージンを多くとらねばならない為に高
集積化には不向きであった。
【０００５】本発明の目的は、コンタクトホールのテー
パー部を形成する場合、ゲート電極とテーパー部の短絡
による歩留り低下を防止できる半導体装置の製造方法を
提供することにある。
パー部を形成する場合、ゲート電極とテーパー部の短絡
による歩留り低下を防止できる半導体装置の製造方法を
提供することにある。
【０００６】
【課題を解決するための手段】よって、本発明の半導体
装置のトランジスタ素子とメタル配線間の層間絶縁膜は
２層から構成されている。下層下地絶縁膜は高温のＣＶ
Ｄ法にて形成した低エッチレート（５０ｎｍ／ｍｉｎ）
の酸化膜，上層下地絶縁膜は、低温のＣＶＤ法にて形成
した高エッチレート（１１０ｎｍ／ｍｉｎ）の酸化膜か
ら構成されている。
装置のトランジスタ素子とメタル配線間の層間絶縁膜は
２層から構成されている。下層下地絶縁膜は高温のＣＶ
Ｄ法にて形成した低エッチレート（５０ｎｍ／ｍｉｎ）
の酸化膜，上層下地絶縁膜は、低温のＣＶＤ法にて形成
した高エッチレート（１１０ｎｍ／ｍｉｎ）の酸化膜か
ら構成されている。
【０００７】
【実施例】次に本発明について、図面を参照して説明す
る。図１は本発明の一実施例を説明するために工程順に
示した半導体装置のコンタクト穴形成時に目合せズレを
考慮した断面図である。
る。図１は本発明の一実施例を説明するために工程順に
示した半導体装置のコンタクト穴形成時に目合せズレを
考慮した断面図である。
【０００８】本発明により形成された半導体装置の構成
は下層下地絶縁膜１，上層下地絶縁膜２，塗布膜３，ゲ
ート電極４，ＬＯＣＯＳ５，側壁６から成る。
は下層下地絶縁膜１，上層下地絶縁膜２，塗布膜３，ゲ
ート電極４，ＬＯＣＯＳ５，側壁６から成る。
【０００９】その製造方法は、まず、図１（ａ）に示す
ように高温のＣＶＤ法により下層下地絶縁膜１，２５０
ｎｍ（シリコン酸化膜）を半導体素子上に成長させる。
次に、図１（ｂ）に示すように低温のＣＶＤ法にて上層
下地絶縁膜２，２５０ｎｍ（シリコン酸化膜）を成長さ
せる。その後図１（ｃ）に示すように、塗布膜３でその
上を覆い光露光技術により、コンタクトホールを形成す
る部分のレジスト膜を除去する。続いて、ウェット・エ
ッチング技術により、コンタクトホールのテーパー部を
形成する。この際、ゲート電極とテーパー部の間には低
エッチレートの第１の下地絶縁膜１がある為テーパー
部，ゲート電極間には、通常より厚く、絶縁膜が残る。
ように高温のＣＶＤ法により下層下地絶縁膜１，２５０
ｎｍ（シリコン酸化膜）を半導体素子上に成長させる。
次に、図１（ｂ）に示すように低温のＣＶＤ法にて上層
下地絶縁膜２，２５０ｎｍ（シリコン酸化膜）を成長さ
せる。その後図１（ｃ）に示すように、塗布膜３でその
上を覆い光露光技術により、コンタクトホールを形成す
る部分のレジスト膜を除去する。続いて、ウェット・エ
ッチング技術により、コンタクトホールのテーパー部を
形成する。この際、ゲート電極とテーパー部の間には低
エッチレートの第１の下地絶縁膜１がある為テーパー
部，ゲート電極間には、通常より厚く、絶縁膜が残る。
【００１０】続いて、図１（ｄ）に示すように、ドライ
・エッチング技術によりコンタクト・ホールの開孔を行
い、塗布膜を除去したのち、アルミニウム等の配線材料
をスパッタして、所望の配線のパターニングを行うこと
により第１の実施例を完成する。
・エッチング技術によりコンタクト・ホールの開孔を行
い、塗布膜を除去したのち、アルミニウム等の配線材料
をスパッタして、所望の配線のパターニングを行うこと
により第１の実施例を完成する。
【００１１】第２の実施例は、第１の実施例と構造は同
等であるので図面および詳細な説明は省略する。第１の
実施例と異なる点として、下層下地絶縁膜１を高温のＣ
ＶＤ法によるシリコン酸化膜２５０ｎｍ，上層下地絶縁
膜２を低温のＣＶＤ法によるシリコン窒化膜２５０ｎｍ
から構成されている。本第２の実施例においても第１の
実施例と同様の効果が得られた。
等であるので図面および詳細な説明は省略する。第１の
実施例と異なる点として、下層下地絶縁膜１を高温のＣ
ＶＤ法によるシリコン酸化膜２５０ｎｍ，上層下地絶縁
膜２を低温のＣＶＤ法によるシリコン窒化膜２５０ｎｍ
から構成されている。本第２の実施例においても第１の
実施例と同様の効果が得られた。
【００１２】
【発明の効果】以上説明したように本発明は、下地素子
絶縁膜を低エッチレートの層，高エッチレートの層の２
層構成にし低エッチレート層をゲート電極の保護膜とし
て用いることにより、コンタクトホールテーパー部との
短絡を防止するという結果を有する。
絶縁膜を低エッチレートの層，高エッチレートの層の２
層構成にし低エッチレート層をゲート電極の保護膜とし
て用いることにより、コンタクトホールテーパー部との
短絡を防止するという結果を有する。
【図１】本発明の一実施例を説明するために工程順に示
した半導体素子の断面図である。
した半導体素子の断面図である。
【図２】従来の半導体装置の製造方法を説明するために
工程順に示した半導体素子の断面図である。
工程順に示した半導体素子の断面図である。
１ 下層下地絶縁膜 ２ 上層下地絶縁膜 ３ 塗布膜 ４ ゲート電極 ５ ＬＯＣＯＳ ６ 側壁 ７ 下地絶縁膜
Claims (1)
- 【請求項１】 ＭＯＳＦＥＴトランジスタを有する半導
体装置の製造方法において、トランジスタ素子形成後、
トランジスタ素子と金属配線との間の層間膜を高温（６
００〜８００℃）のＣＶＤ法により第１の絶縁膜を形成
する工程と、次に低温（２００〜３００℃）のＣＶＤ法
により第２の絶縁膜を形成する工程と、続いてその上を
塗布膜で覆い、光露光技術により所望のレジスト膜を除
去する工程と、その後、ウェット・エッチング技術によ
りコンタクトホールのテーパー部を形成する工程とを含
むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17631992A JPH0621095A (ja) | 1992-07-03 | 1992-07-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17631992A JPH0621095A (ja) | 1992-07-03 | 1992-07-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621095A true JPH0621095A (ja) | 1994-01-28 |
Family
ID=16011511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17631992A Withdrawn JPH0621095A (ja) | 1992-07-03 | 1992-07-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621095A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6787886B1 (en) | 1999-07-07 | 2004-09-07 | Oki Electric Industry Co., Ltd. | Semiconductor device and methods of fabricating the same |
-
1992
- 1992-07-03 JP JP17631992A patent/JPH0621095A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6787886B1 (en) | 1999-07-07 | 2004-09-07 | Oki Electric Industry Co., Ltd. | Semiconductor device and methods of fabricating the same |
| US7105464B2 (en) | 1999-07-07 | 2006-09-12 | Oki Electric Industry Co., Ltd. | Semiconductor device and method of fabricating the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |