JPS60246675A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60246675A JPS60246675A JP59102826A JP10282684A JPS60246675A JP S60246675 A JPS60246675 A JP S60246675A JP 59102826 A JP59102826 A JP 59102826A JP 10282684 A JP10282684 A JP 10282684A JP S60246675 A JPS60246675 A JP S60246675A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、微細なコンタクトホール形成工程におけるエ
ツチング断面形状のテーパー化に関する。
ツチング断面形状のテーパー化に関する。
近年の半導体技術の進歩には目ざましいものがあり、特
に素子の集積度はますます高まっている。このような素
子の小形化に対する要求とともに、半導体装置としての
信頼性に関する要求も厳しくなっている。
に素子の集積度はますます高まっている。このような素
子の小形化に対する要求とともに、半導体装置としての
信頼性に関する要求も厳しくなっている。
従来のＰチャネルＭＯ８，ＬＳＩにおける代表的な素子
榴成金示すと第１図のようになっている。まず、Ｎ型ｓ
７基板１に厚さ１０００ ｎｍの熱酸化膜２を通常のＬ
ＯＯＯ８法により選択的に形成し、素子分離層とする。
榴成金示すと第１図のようになっている。まず、Ｎ型ｓ
７基板１に厚さ１０００ ｎｍの熱酸化膜２を通常のＬ
ＯＯＯ８法により選択的に形成し、素子分離層とする。
素子頒域上の窒化膜をエツチング除去し、露出した基板
１の表面に熱障化法、多結晶シリコン成長法、不純物拡
散法、フォトエツチング法等を用いて厚さ約４Ｑｎｍの
ケート酸化、嘆３、多結晶シリコンゲート電極４を形成
する。つぎに基板１に、熱酸化膜２および多結晶シリコ
ンゲート電極４をマスクとしてホウ素を拡散してＰ十型
のソース領域５、ドレイン領域６を形成する。その後、
例えばシラン（ｓ ｉ Ｈ＆ ）とフォスフイン（ＰＨ
，）の気相成長法により厚さ約６００ｎｍのリンガラス
（ＰＳＧ）ｇ７Ｔｈ形成する。サラに、フォトレジスト
をマスクにして、反応性イオンエッチ法によジＦ Ｓ
Ｇ 、Ｑを異方性エツチングし、２μ程贋の電極取出し
用コンタクトホールを形成する。そして、アルミニウム
合金膜、例えばＡｔ−−８ｉ嘆ｔｎｗし、フォトエツチ
ング等により１！極８，９を形成する。
１の表面に熱障化法、多結晶シリコン成長法、不純物拡
散法、フォトエツチング法等を用いて厚さ約４Ｑｎｍの
ケート酸化、嘆３、多結晶シリコンゲート電極４を形成
する。つぎに基板１に、熱酸化膜２および多結晶シリコ
ンゲート電極４をマスクとしてホウ素を拡散してＰ十型
のソース領域５、ドレイン領域６を形成する。その後、
例えばシラン（ｓ ｉ Ｈ＆ ）とフォスフイン（ＰＨ
，）の気相成長法により厚さ約６００ｎｍのリンガラス
（ＰＳＧ）ｇ７Ｔｈ形成する。サラに、フォトレジスト
をマスクにして、反応性イオンエッチ法によジＦ Ｓ
Ｇ 、Ｑを異方性エツチングし、２μ程贋の電極取出し
用コンタクトホールを形成する。そして、アルミニウム
合金膜、例えばＡｔ−−８ｉ嘆ｔｎｗし、フォトエツチ
ング等により１！極８，９を形成する。
ところで、この場合、コンタクトホールは異方性エツチ
ングにより形成さｎているため、その端部はほぼ垂直に
近い形状となる。コンタクトホールの段差はＰｆＥＧ膜
７の厚さとなり、Ａｚ−８ｉ膜のステップカバレッジが
悪いと、電極８．９が段切ｎをおこす恐しがある。ま几
、コンタクトホールの形成に先がけて行なわｎるレジス
トへの露光で、マスクの合せにずｎが生じ、コンタクト
ホール端部が熱酸化膜２に接近した場合、その段差はさ
らに大きくなり、電極８，９が段切ｉＬをおこすという
不良が頻発する。まｆｃ、段切ｎに至らなくても、配線
巾が局部的に細ることが多いため、信頼性上の問題があ
る。
ングにより形成さｎているため、その端部はほぼ垂直に
近い形状となる。コンタクトホールの段差はＰｆＥＧ膜
７の厚さとなり、Ａｚ−８ｉ膜のステップカバレッジが
悪いと、電極８．９が段切ｎをおこす恐しがある。ま几
、コンタクトホールの形成に先がけて行なわｎるレジス
トへの露光で、マスクの合せにずｎが生じ、コンタクト
ホール端部が熱酸化膜２に接近した場合、その段差はさ
らに大きくなり、電極８，９が段切ｉＬをおこすという
不良が頻発する。まｆｃ、段切ｎに至らなくても、配線
巾が局部的に細ることが多いため、信頼性上の問題があ
る。
本発明は上記の点に鑑みてなさｔｙｃもので、信頼性を
損うことなく）−子の小形化およびＩＣ化した場合のへ
密度化を可ｇとした半２！１体装竹の製造方法に口する
ものである。
損うことなく）−子の小形化およびＩＣ化した場合のへ
密度化を可ｇとした半２！１体装竹の製造方法に口する
ものである。
本発明に係る半♂体装直の製造方法Ｖよ、低温酸化ケイ
素（ｓｈｏ、、）Ｆ￥１１ 窒化ケイ素（Ｓ ｊ Ｎ）
Ｌ！およびリンガラス（ＰＳＧ）ｊｌＱ−ｈ＞らなる３
層構造の中間絶縁膜に電極取出し用コンタクトホールを
形成する工程において、ＰＳＧ膜を等方性エツチングで
その断面形状をテーパー化し、５ｉＮｆｆＡおよび５ｔ
Ｏｔ＃に異方性エツチングによりエツチング除去するこ
と全特徴とする。
素（ｓｈｏ、、）Ｆ￥１１ 窒化ケイ素（Ｓ ｊ Ｎ）
Ｌ！およびリンガラス（ＰＳＧ）ｊｌＱ−ｈ＞らなる３
層構造の中間絶縁膜に電極取出し用コンタクトホールを
形成する工程において、ＰＳＧ膜を等方性エツチングで
その断面形状をテーパー化し、５ｉＮｆｆＡおよび５ｔ
Ｏｔ＃に異方性エツチングによりエツチング除去するこ
と全特徴とする。
以下本発明の半導体装置の製造方法を第２ｖ（α）〜（
６）にもとづいて詳細に説明する。
６）にもとづいて詳細に説明する。
第２図＠） 〜（ｇ）は、ＰチャネルＭＯ８，ＩＣ部分
の構造の製造工程を説明するための工程順の断面図であ
る。まず、Ｎ４Ｘ’７５１ｇ板１１に約１０００？！ｍ
の熱酸化！＋ス１２ヲ通常のＬＯＯＯ８法により選択的
に形成し、素子分離層とする。素子領域上の窒化膜をエ
ツチング除去し、露出した基板１１の表面に熱酸化法、
多形晶シリコン成長法、不純物拡散法、フォトエツチン
グ法を用いて厚さ約４ Ｑ７＋ｍのゲート酸化膜１３、
多結晶シリコンゲート電極１４を形成する。つぎに基板
１１に、熱酸化Ｈｚおよび多結晶シリコンゲート電極１
４ヲマスクにしてホウ＋ 素を拡散してＰ 型のソース領域１５１．ドレイン領域
１６を形成する（第２図（α）参照）。
の構造の製造工程を説明するための工程順の断面図であ
る。まず、Ｎ４Ｘ’７５１ｇ板１１に約１０００？！ｍ
の熱酸化！＋ス１２ヲ通常のＬＯＯＯ８法により選択的
に形成し、素子分離層とする。素子領域上の窒化膜をエ
ツチング除去し、露出した基板１１の表面に熱酸化法、
多形晶シリコン成長法、不純物拡散法、フォトエツチン
グ法を用いて厚さ約４ Ｑ７＋ｍのゲート酸化膜１３、
多結晶シリコンゲート電極１４を形成する。つぎに基板
１１に、熱酸化Ｈｚおよび多結晶シリコンゲート電極１
４ヲマスクにしてホウ＋ 素を拡散してＰ 型のソース領域１５１．ドレイン領域
１６を形成する（第２図（α）参照）。
つぎに、例えばシラン〔５ｉＨ４）と酸素（０、〕とフ
オスフイイ（ＰＨｉ）ｆｔ用いた気相成長法ニヨり厚さ
約２５０ｎｍの第１のＰＳＧｌ［ｔｉ１７Ａを形成し、
つづいてシラン（Ｓ ｉ Ｈ４） と了ンモニ丁（ＮＨ
ｓ）を用いたプラズ、ＱＶＤ法により厚さ約１０Ｏｎ？
７Ｌのプラズマシリコ７窒化Ｑ１７Ｂを形成し、さらに
厚さ２５０７ＬｍのＰＳＧＪｉｉ１７ｃを形成する（第
２図（ｂ）参照〕。
オスフイイ（ＰＨｉ）ｆｔ用いた気相成長法ニヨり厚さ
約２５０ｎｍの第１のＰＳＧｌ［ｔｉ１７Ａを形成し、
つづいてシラン（Ｓ ｉ Ｈ４） と了ンモニ丁（ＮＨ
ｓ）を用いたプラズ、ＱＶＤ法により厚さ約１０Ｏｎ？
７Ｌのプラズマシリコ７窒化Ｑ１７Ｂを形成し、さらに
厚さ２５０７ＬｍのＰＳＧＪｉｉ１７ｃを形成する（第
２図（ｂ）参照〕。
通常のフォトプロセスによってコンタクトホール用レジ
ストパターン１８ヲ形成した後、フッ酸（ＨＦ）とフッ
化アンモニウム（ＮＨ４Ｆ′）の混合液によって、ｐｓ
ｏｉ１７ｃｆｆｉエツチング除去する第８ ＋ｍ （ｃ
）参照。このとき、プラズマシリコン窒化膜１７Ｂは、
エツチング液にほとんど溶解しないた”、ＰＳＧｊ］１
７．．７）エツチング時のストツノよ一ノ役目をする。
ストパターン１８ヲ形成した後、フッ酸（ＨＦ）とフッ
化アンモニウム（ＮＨ４Ｆ′）の混合液によって、ｐｓ
ｏｉ１７ｃｆｆｉエツチング除去する第８ ＋ｍ （ｃ
）参照。このとき、プラズマシリコン窒化膜１７Ｂは、
エツチング液にほとんど溶解しないた”、ＰＳＧｊ］１
７．．７）エツチング時のストツノよ一ノ役目をする。
また、エツチングは等方的に進むため、レジストパター
ン１８の下部のＰ Ｂ Ｇ 膜１７ Ｇがエツチングさ
１′シ、いわゆるサイドエッチが生じる。つづいて、レ
ジストパターン１８ｔ−そのまま利用して、例えばＣＦ
４と０１の混合ガスを用いた反応性イオンエツチングに
よって、プラズマシリコ７窒化Ｎ１７ Ｂ ′ｆＩ：異
方性エツチングする。さらに、例えばＣＨＦ、ガスを用
いてた反応性イオンエツチングによって、Ｐ Ｓ Ｇ嘆
１７Ａ ′（ｌ：異方性エツチングすることによりコン
タクトホールを形成する（第２図（の参照）。
ン１８の下部のＰ Ｂ Ｇ 膜１７ Ｇがエツチングさ
１′シ、いわゆるサイドエッチが生じる。つづいて、レ
ジストパターン１８ｔ−そのまま利用して、例えばＣＦ
４と０１の混合ガスを用いた反応性イオンエツチングに
よって、プラズマシリコ７窒化Ｎ１７ Ｂ ′ｆＩ：異
方性エツチングする。さらに、例えばＣＨＦ、ガスを用
いてた反応性イオンエツチングによって、Ｐ Ｓ Ｇ嘆
１７Ａ ′（ｌ：異方性エツチングすることによりコン
タクトホールを形成する（第２図（の参照）。
そして、例えばアルミニウム合金膜例えばＡｔ−５６膜
を被層させ、通常のフォトプロセス工程の後人ｔの異方
性エツチングによってソース電極１９、ドレイン電極２
０を形成する（第２図（Ｃ）参照）。このような構造で
あｎば、第１図におけるように単にＰＳＧ嘆を異方性エ
ツチングして、コンタクトホールを形成する場合に比べ
て、コンタクトホールの段差はかなり軽減さｎ、ＡＬ−
Ｂｉ！＠が段差部分で薄くなり段切ｔ′Ｌを起こすとい
う問題は解決さｎる。また、ＰＳＧＦ３１７Ｃの湿式エ
ツチングでストリバーの役目をしたプラズマシリコン窒
化膜は了ルガリイオンや水分を通しにくい性質をもって
いるため、工Ｃの信頼性向上に効果がある。なお実施例
ではＰチャンネルＭＯ８−：［０について説明したが、
本発明けこｎに限らｎるものではなく、ＮチャンネルＭ
Ｏ８−ＩＣにも適用できる。また、本発明の趣旨を逸脱
しない範囲でバイポーラＩＣにも適用することができる
。
を被層させ、通常のフォトプロセス工程の後人ｔの異方
性エツチングによってソース電極１９、ドレイン電極２
０を形成する（第２図（Ｃ）参照）。このような構造で
あｎば、第１図におけるように単にＰＳＧ嘆を異方性エ
ツチングして、コンタクトホールを形成する場合に比べ
て、コンタクトホールの段差はかなり軽減さｎ、ＡＬ−
Ｂｉ！＠が段差部分で薄くなり段切ｔ′Ｌを起こすとい
う問題は解決さｎる。また、ＰＳＧＦ３１７Ｃの湿式エ
ツチングでストリバーの役目をしたプラズマシリコン窒
化膜は了ルガリイオンや水分を通しにくい性質をもって
いるため、工Ｃの信頼性向上に効果がある。なお実施例
ではＰチャンネルＭＯ８−：［０について説明したが、
本発明けこｎに限らｎるものではなく、ＮチャンネルＭ
Ｏ８−ＩＣにも適用できる。また、本発明の趣旨を逸脱
しない範囲でバイポーラＩＣにも適用することができる
。
第１図は従来のＰチャンネルＭＯ８ＩＯＶＣオケる一つ
の素子部分の構造を示す断面図、第２図（α）〜（６）
は本発明の一実施例のＰチャンネルＭＯ８−工ＯＫおけ
る一つの米子部分のＭ 迄の製造工程順を示す断１面図
である。 １１、。Ｎ型ｓ７基板、１２．．２子分離用熱酸化膜、
１３ 、 、ゲート酸化ＬＬ １４−６多結晶シリコン
ゲート電極、１５９．ソース頒域、１６０．ドレイン頒
域、＋７Ａ、、ｐｇｌのＰ Ｓ Ｇ；ｊ、ｊ、 １７Ｂ
、 、プラズマシリコン窒化膜、１７Ｃ，、ε、Ｙ２
のＰ８（ｊ喚、１８０．し・′ンスト、１９０．ソース
−ζ４・返、加、。ドレイン電極。 以上 出厩人 セイコー電子工業株式会社 代班人 弁理士 最 上 務 第Ｌ Ｉ＝’、１ 第２図（θ） ：；３２ ［’：ｌ （ｂ） 第２図（Ｃ）
の素子部分の構造を示す断面図、第２図（α）〜（６）
は本発明の一実施例のＰチャンネルＭＯ８−工ＯＫおけ
る一つの米子部分のＭ 迄の製造工程順を示す断１面図
である。 １１、。Ｎ型ｓ７基板、１２．．２子分離用熱酸化膜、
１３ 、 、ゲート酸化ＬＬ １４−６多結晶シリコン
ゲート電極、１５９．ソース頒域、１６０．ドレイン頒
域、＋７Ａ、、ｐｇｌのＰ Ｓ Ｇ；ｊ、ｊ、 １７Ｂ
、 、プラズマシリコン窒化膜、１７Ｃ，、ε、Ｙ２
のＰ８（ｊ喚、１８０．し・′ンスト、１９０．ソース
−ζ４・返、加、。ドレイン電極。 以上 出厩人 セイコー電子工業株式会社 代班人 弁理士 最 上 務 第Ｌ Ｉ＝’、１ 第２図（θ） ：；３２ ［’：ｌ （ｂ） 第２図（Ｃ）
Claims (1)
- 第１の中間絶縁層として低温酸化ケイ素膜ヲ形成し、か
つ第１の中間絶縁層上に、第２の中間絶縁層としてシリ
コン窒化膜を形成し、かつ第２の中間絶縁層上に第８の
中間絶縁層として低温酸化ケイ素膜を形成する工程と、
電極取出し用コンタクトホールを形成するにあたクフオ
トレジストｔマスクとして、第３の中間絶縁層を第２の
中間絶縁層であるシリコン窒化膜を侵さない条件で等方
日つにエツチング除去する工程と、第２および第３の中
間絶Ｒ層全異方性エツチングで除去する工程とからなる
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59102826A JPS60246675A (ja) | 1984-05-22 | 1984-05-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59102826A JPS60246675A (ja) | 1984-05-22 | 1984-05-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60246675A true JPS60246675A (ja) | 1985-12-06 |
Family
ID=14337823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59102826A Pending JPS60246675A (ja) | 1984-05-22 | 1984-05-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60246675A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6445120A (en) * | 1987-08-14 | 1989-02-17 | Toshiba Corp | Semiconductor device |
| EP0660392A1 (en) * | 1993-12-17 | 1995-06-28 | STMicroelectronics, Inc. | Method and interlevel dielectric structure for improved metal step coverage |
| US5793114A (en) * | 1993-12-17 | 1998-08-11 | Sgs-Thomson Microelectronics, Inc. | Self-aligned method for forming contact with zero offset to gate |
| US6051864A (en) * | 1993-12-17 | 2000-04-18 | Stmicroelectronics, Inc. | Memory masking for periphery salicidation of active regions |
| US6500768B1 (en) * | 2000-10-30 | 2002-12-31 | Advance Micro Devices, Inc. | Method for selective removal of ONO layer |
-
1984
- 1984-05-22 JP JP59102826A patent/JPS60246675A/ja active Pending
Cited By (9)
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