JP3517426B2 - 集積回路においてコンタクトビアを製造する方法 - Google Patents
集積回路においてコンタクトビアを製造する方法Info
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- JP3517426B2 JP3517426B2 JP03915593A JP3915593A JP3517426B2 JP 3517426 B2 JP3517426 B2 JP 3517426B2 JP 03915593 A JP03915593 A JP 03915593A JP 3915593 A JP3915593 A JP 3915593A JP 3517426 B2 JP3517426 B2 JP 3517426B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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Description
【0001】
【産業上の利用分野】本発明は、大略集積回路の製造技
術に関するものであって、更に詳細には、集積回路にお
いてコンタクトビアを形成する方法及びその結果得られ
る構成体に関するものである。
術に関するものであって、更に詳細には、集積回路にお
いてコンタクトビアを形成する方法及びその結果得られ
る構成体に関するものである。
【0002】
【従来の技術】集積回路における部品の密度即ち集積度
を増加させることにより、マルチレベル即ち多層の金属
相互接続体及びそれらの層の間のコンタクトを形成する
ことが必要となっている。金属相互接続体の夫々の層及
びコンタクトの一体性を維持するために、各金属相互接
続層の間に絶縁層を形成せねばならない。しかしなが
ら、複数個の層を形成する場合には、装置の表面上に丘
や谷等の凹凸が形成される。当業者により理解される如
く、凹凸のある地形上を交差する場合に一定の断面積を
維持するために上側の相互接続層を設けることは困難で
ある。従って、金属相互接続線が部分的により高い電流
密度を有したり又はボイドを有することとなる。これら
の欠陥は、エレクトロマイグレーション又はその他の関
連した装置の欠陥メカニズムを発生させる場合がある。
を増加させることにより、マルチレベル即ち多層の金属
相互接続体及びそれらの層の間のコンタクトを形成する
ことが必要となっている。金属相互接続体の夫々の層及
びコンタクトの一体性を維持するために、各金属相互接
続層の間に絶縁層を形成せねばならない。しかしなが
ら、複数個の層を形成する場合には、装置の表面上に丘
や谷等の凹凸が形成される。当業者により理解される如
く、凹凸のある地形上を交差する場合に一定の断面積を
維持するために上側の相互接続層を設けることは困難で
ある。従って、金属相互接続線が部分的により高い電流
密度を有したり又はボイドを有することとなる。これら
の欠陥は、エレクトロマイグレーション又はその他の関
連した装置の欠陥メカニズムを発生させる場合がある。
【0003】集積回路の表面を平坦化させるために製造
プロセス期間中に種々の技術が使用される。その一つの
方法では、絶縁層の上にスピンオンガラス層を付着形成
させる。次いで、このスピンオンガラスをエッチバック
し、従ってスピンオンガラスの一部が絶縁層の低い地形
的領域に残存する。このことは集積回路の表面を平坦化
させる。しかしながら、金属相互接続線の間にコンタク
トビア即ち接触貫通孔を形成する場合に問題が発生す
る。コンタクトビア内にメタルコンタクト即ち金属接触
部を形成する場合に、スピンオンガラスがメタルコンタ
クトを汚染する場合がある。このことはステップカバレ
ッジ即ち段差被覆の問題を発生したり、又コンタクトの
固有抵抗を増加させたりする場合がある。
プロセス期間中に種々の技術が使用される。その一つの
方法では、絶縁層の上にスピンオンガラス層を付着形成
させる。次いで、このスピンオンガラスをエッチバック
し、従ってスピンオンガラスの一部が絶縁層の低い地形
的領域に残存する。このことは集積回路の表面を平坦化
させる。しかしながら、金属相互接続線の間にコンタク
トビア即ち接触貫通孔を形成する場合に問題が発生す
る。コンタクトビア内にメタルコンタクト即ち金属接触
部を形成する場合に、スピンオンガラスがメタルコンタ
クトを汚染する場合がある。このことはステップカバレ
ッジ即ち段差被覆の問題を発生したり、又コンタクトの
固有抵抗を増加させたりする場合がある。
【0004】
【発明が解決しようとする課題】従って、内部に平坦化
物質を有することのない集積回路においてコンタクトビ
アを製造する方法を提供することが望ましい。又、この
ような方法が製造プロセスを著しく複雑化させるもので
ないことが望ましい。
物質を有することのない集積回路においてコンタクトビ
アを製造する方法を提供することが望ましい。又、この
ような方法が製造プロセスを著しく複雑化させるもので
ないことが望ましい。
【0005】
【課題を解決するための手段】本発明によれば、平坦化
物質を内部に有することのない集積回路におけるコンタ
クトビアを形成する方法が提供される。第一絶縁層を集
積回路上に付着形成した後に、第一絶縁層上に平坦化層
を付着形成する。この平坦化層をエッチバックし且つ平
坦化層の一部が第一絶縁層の低い地形的領域に残存して
集積回路の表面を平坦化させる。次いで集積回路の表面
上に第一マスク層を形成する。第一マスク層に形成した
開口は、形成すべきコンタクトビアの寸法よりも一層大
きな寸法を有している。第一絶縁層を部分的にエッチン
グし、従ってコンタクトビアの位置近くの平坦化層の一
部を除去する。次いで、第一マスク層を除去し、且つ第
二絶縁層を集積回路上に付着形成させる。形成すべきコ
ンタクトビアの位置を画定する開口を持った第二マスク
層を第二絶縁層上に形成する。第二絶縁層における開口
の寸法は第一マスク層における開口の寸法よりも一層小
さい。次いで、これらの第一および第二絶縁層を貫通し
てコンタクトビアを形成する。
物質を内部に有することのない集積回路におけるコンタ
クトビアを形成する方法が提供される。第一絶縁層を集
積回路上に付着形成した後に、第一絶縁層上に平坦化層
を付着形成する。この平坦化層をエッチバックし且つ平
坦化層の一部が第一絶縁層の低い地形的領域に残存して
集積回路の表面を平坦化させる。次いで集積回路の表面
上に第一マスク層を形成する。第一マスク層に形成した
開口は、形成すべきコンタクトビアの寸法よりも一層大
きな寸法を有している。第一絶縁層を部分的にエッチン
グし、従ってコンタクトビアの位置近くの平坦化層の一
部を除去する。次いで、第一マスク層を除去し、且つ第
二絶縁層を集積回路上に付着形成させる。形成すべきコ
ンタクトビアの位置を画定する開口を持った第二マスク
層を第二絶縁層上に形成する。第二絶縁層における開口
の寸法は第一マスク層における開口の寸法よりも一層小
さい。次いで、これらの第一および第二絶縁層を貫通し
てコンタクトビアを形成する。
【0006】
【実施例】以下に説明する処理ステップ及び構成は、集
積回路を製造する完全な処理の流れを構成するものでは
ない。本発明は、当該技術分野において現在使用されて
いる集積回路製造技術に関連して実施することが可能な
ものであり、従って本発明の重要な特徴を理解するのに
必要な処理ステップについて重点的に説明する。更に、
添付の図面は、本発明方法の製造過程における集積回路
の断面を示しているが、それらの断面は本発明の重要な
特徴をよりよく示すために適宜拡縮して示してある。
積回路を製造する完全な処理の流れを構成するものでは
ない。本発明は、当該技術分野において現在使用されて
いる集積回路製造技術に関連して実施することが可能な
ものであり、従って本発明の重要な特徴を理解するのに
必要な処理ステップについて重点的に説明する。更に、
添付の図面は、本発明方法の製造過程における集積回路
の断面を示しているが、それらの断面は本発明の重要な
特徴をよりよく示すために適宜拡縮して示してある。
【0007】図1を参照すると、集積回路における下側
に存在する領域10の上に導電性要素12,14を形成
する。下側に存在する領域10は半導体基板とするか又
は層間絶縁層のいずれかとすることが可能である。導電
性要素は、好適には、金属相互接続信号線であるが、又
多結晶シリコン相互接続信号線とすることも可能であ
る。次いで、集積回路上に第一絶縁層16を付着形成
し、次いで平坦化層18を形成する。第一絶縁層16
は、好適には、酸化物から形成し、且つ平坦化層18
は、好適には、スピンオンガラスから形成する。しかし
ながら、その他の絶縁性物質及び平坦化物質を使用する
ことも可能である。
に存在する領域10の上に導電性要素12,14を形成
する。下側に存在する領域10は半導体基板とするか又
は層間絶縁層のいずれかとすることが可能である。導電
性要素は、好適には、金属相互接続信号線であるが、又
多結晶シリコン相互接続信号線とすることも可能であ
る。次いで、集積回路上に第一絶縁層16を付着形成
し、次いで平坦化層18を形成する。第一絶縁層16
は、好適には、酸化物から形成し、且つ平坦化層18
は、好適には、スピンオンガラスから形成する。しかし
ながら、その他の絶縁性物質及び平坦化物質を使用する
ことも可能である。
【0008】図2は異方性エッチングを行なって第一絶
縁層16の低い地形的領域内に平坦化層18の一部を残
存させた状態の後の集積回路を示している。当該技術分
野において公知の如く、これにより、集積回路の表面が
平坦化される。
縁層16の低い地形的領域内に平坦化層18の一部を残
存させた状態の後の集積回路を示している。当該技術分
野において公知の如く、これにより、集積回路の表面が
平坦化される。
【0009】図3を参照すると、当該技術分野において
公知の技術を使用して、集積回路の表面上に第一マスク
層20を付着形成し且つパターン形成する。第一マスク
層20は、典型的に、ホトレジストマスクである。第一
マスク層20における開口22,24は、後に形成すべ
きコンタクトビア即ち接触貫通孔よりも一層大きく形成
する。
公知の技術を使用して、集積回路の表面上に第一マスク
層20を付着形成し且つパターン形成する。第一マスク
層20は、典型的に、ホトレジストマスクである。第一
マスク層20における開口22,24は、後に形成すべ
きコンタクトビア即ち接触貫通孔よりも一層大きく形成
する。
【0010】マスク層20における開口22,24の寸
法を一層大きくすることの目的は図4に示してある。開
口22,24内に露出される第一絶縁層16の部分は途
中まで異方性エッチングが行なわれる。形成すべきコン
タクトビア近くに位置されている平坦化層18の部分も
除去される。このことが行なわれるのは、コンタクトビ
アが形成される場合に、コンタクトを汚染するような平
坦化用の物質が近くに存在しなくなるためである。
法を一層大きくすることの目的は図4に示してある。開
口22,24内に露出される第一絶縁層16の部分は途
中まで異方性エッチングが行なわれる。形成すべきコン
タクトビア近くに位置されている平坦化層18の部分も
除去される。このことが行なわれるのは、コンタクトビ
アが形成される場合に、コンタクトを汚染するような平
坦化用の物質が近くに存在しなくなるためである。
【0011】図5を参照すると、第一マスク層20を除
去し且つ集積回路上に第二絶縁層26を付着形成する。
第二絶縁層26は、好適には、酸化物から構成するが、
その他の絶縁性物質から形成することも可能である。
去し且つ集積回路上に第二絶縁層26を付着形成する。
第二絶縁層26は、好適には、酸化物から構成するが、
その他の絶縁性物質から形成することも可能である。
【0012】図6は、第二絶縁層26上に第二マスク層
28を付着形成した後の集積回路を示している。形成す
べきコンタクトビアの位置を画定する開口30,32を
形成するために、当該技術分野において公知の技術を使
用してマスク層28をパターン形成する。マスク層28
は、典型的には、ホトレジストマスクである。開口3
0,32の寸法は、第一マスク層20に形成される開口
22,24よりも一層小さい。
28を付着形成した後の集積回路を示している。形成す
べきコンタクトビアの位置を画定する開口30,32を
形成するために、当該技術分野において公知の技術を使
用してマスク層28をパターン形成する。マスク層28
は、典型的には、ホトレジストマスクである。開口3
0,32の寸法は、第一マスク層20に形成される開口
22,24よりも一層小さい。
【0013】図7を参照すると、導電性要素12,14
を露出させるために、第一及び第二絶縁層16,26を
貫通して異方性エッチングを実施することによりコンタ
クトビア34,36を形成する。次いで、第二マスク層
28を除去する。
を露出させるために、第一及び第二絶縁層16,26を
貫通して異方性エッチングを実施することによりコンタ
クトビア34,36を形成する。次いで、第二マスク層
28を除去する。
【0014】理解される如く、平坦化層18における平
坦化物質はコンタクトビア34,36内に露出されるこ
とはない。コンタクトビア34,36は第一及び第二絶
縁層16,26内の物質により取囲まれている。当業者
により理解される如く、このことは、平坦化物質がコン
タクトビア34,36内に移動し、コンタクト用に使用
される金属を汚染したり又は製造プロセスの後の段階に
おいてステップカバレッジ即ち段差被覆の問題を発生し
たりすることを防止している。
坦化物質はコンタクトビア34,36内に露出されるこ
とはない。コンタクトビア34,36は第一及び第二絶
縁層16,26内の物質により取囲まれている。当業者
により理解される如く、このことは、平坦化物質がコン
タクトビア34,36内に移動し、コンタクト用に使用
される金属を汚染したり又は製造プロセスの後の段階に
おいてステップカバレッジ即ち段差被覆の問題を発生し
たりすることを防止している。
【0015】図8を参照すると、第二絶縁層26の一部
の上に導電層38を付着形成し且つパターン形成し、且
つそれはコンタクトビア34,36内に延在して導電性
要素12,14と電気的接触を形成する。導電層38
は、好適には、アルミニウムから形成するが、その他の
導電性物質を使用することも可能である。これにより、
本集積回路は爾後の処理ステップを行なう準備がなされ
る。
の上に導電層38を付着形成し且つパターン形成し、且
つそれはコンタクトビア34,36内に延在して導電性
要素12,14と電気的接触を形成する。導電層38
は、好適には、アルミニウムから形成するが、その他の
導電性物質を使用することも可能である。これにより、
本集積回路は爾後の処理ステップを行なう準備がなされ
る。
【0016】上述した説明から明らかな如く、本発明
は、側壁に沿って高度にドープした平坦化物質が存在す
ることがないコンタクトビアを形成する方法を提供して
いる。このことは、平坦化物質がガス放出を行なったり
又はコンタクトを汚染したり又は製造プロセスにおける
後の段階においてステップカバレッジ即ち段差被覆の問
題を発生したりすることを防止している。更に、本発明
は、製造プロセスの複雑性を著しく増加させるようなも
のではない。
は、側壁に沿って高度にドープした平坦化物質が存在す
ることがないコンタクトビアを形成する方法を提供して
いる。このことは、平坦化物質がガス放出を行なったり
又はコンタクトを汚染したり又は製造プロセスにおける
後の段階においてステップカバレッジ即ち段差被覆の問
題を発生したりすることを防止している。更に、本発明
は、製造プロセスの複雑性を著しく増加させるようなも
のではない。
【0017】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図1】 本発明の一実施例に基づいて集積回路におい
てコンタクトビアを形成する方法の一段階における状態
を示した概略断面図。
てコンタクトビアを形成する方法の一段階における状態
を示した概略断面図。
【図2】 本発明の一実施例に基づいて集積回路におい
てコンタクトビアを形成する方法の一段階における状態
を示した概略断面図。
てコンタクトビアを形成する方法の一段階における状態
を示した概略断面図。
【図3】 本発明の一実施例に基づいて集積回路におい
てコンタクトビアを形成する方法の一段階における状態
を示した概略断面図。
てコンタクトビアを形成する方法の一段階における状態
を示した概略断面図。
【図4】 本発明の一実施例に基づいて集積回路におい
てコンタクトビアを形成する方法の一段階における状態
を示した概略断面図。
てコンタクトビアを形成する方法の一段階における状態
を示した概略断面図。
【図5】 本発明の一実施例に基づいて集積回路におい
てコンタクトビアを形成する方法の一段階における状態
を示した概略断面図。
てコンタクトビアを形成する方法の一段階における状態
を示した概略断面図。
【図6】 本発明の一実施例に基づいて集積回路におい
てコンタクトビアを形成する方法の一段階における状態
を示した概略断面図。
てコンタクトビアを形成する方法の一段階における状態
を示した概略断面図。
【図7】 本発明の一実施例に基づいて集積回路におい
てコンタクトビアを形成する方法の一段階における状態
を示した概略断面図。
てコンタクトビアを形成する方法の一段階における状態
を示した概略断面図。
【図8】 本発明の一実施例に基づいて集積回路におい
てコンタクトビアを形成する方法の一段階における状態
を示した概略断面図。
てコンタクトビアを形成する方法の一段階における状態
を示した概略断面図。
10 下側に存在する領域
12,14 導電性要素
16 第一絶縁層
18 平坦化層
20 第一マスク層
22,24 開口
26 第二絶縁層
28 第二マスク層
30,32 開口
34,36 コンタクトビア
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平4−35048(JP,A)
特開 平4−35047(JP,A)
特開 平2−170553(JP,A)
特開 平4−370934(JP,A)
特開 平4−139828(JP,A)
(58)調査した分野(Int.Cl.7,DB名)
H01L 21/28
H01L 21/3065
H01L 21/768
Claims (21)
- 【請求項1】 集積回路においてコンタクトビアを形成
する方法において、 集積回路における下側に存在する領域の上に上表面上に
平坦化物質を包含する第一絶縁層を形成し、 コンタクトビアを形成すべき位置においてマスク層によ
って形成された所定寸法の開口を介して露出された前記
第一絶縁層及び前記開口内に露出されている前記平坦化
物質の部分のエッチングを行ない、その場合に前記第一
絶縁層は前記開口の範囲内に存在する前記平坦化物質の
部分を除去するのに充分な深さにエッチングし、 前記集積回路上に第二絶縁層を形成し、 前記下側に存在する領域の一部を露出させるために前記
第一及び第二絶縁層を貫通して前記開口より小さな寸法
のコンタクトビアを形成する、 上記各ステップを有することを特徴とする方法。 - 【請求項2】 請求項1において、更に、前記第二絶縁
層の一部の上に導電層を付着形成すると共にパターン形
成し、その場合に前記導電層が前記コンタクトビア内に
延在して前記下側に存在する領域の一部と電気的接触を
形成することを特徴とする方法。 - 【請求項3】 請求項1において、前記平坦化物質を包
含する第一絶縁層を形成するステップが、 前記集積回路上に酸化物層を付着形成し、 前記酸化物層上にスピンオンガラス層を付着形成し、 前記スピンオンガラスを異方性エッチングする、 上記各ステップを有することを特徴とする方法。 - 【請求項4】 請求項1において、前記第一絶縁層内に
部分的にエッチングするステップが前記層を異方性エッ
チングすることを特徴とする方法。 - 【請求項5】 請求項1において、前記第二絶縁層を形
成するステップが、前記集積回路上に酸化物層を付着形
成することを特徴とする方法。 - 【請求項6】 請求項1において、前記コンタクトビア
を形成するステップが、前記第一及び第二絶縁層を貫通
して異方性エッチングを行うことを特徴とする方法。 - 【請求項7】 請求項1において、前記下側に存在する
領域が半導体基板上に形成された相互接続層を有するこ
とを特徴とする方法。 - 【請求項8】 請求項7において、前記相互接続層が金
属相互接続体を有することを特徴とする方法。 - 【請求項9】 集積回路においてコンタクトビアを形成
する方法において、 集積回路における下側に存在する領域の上に導電性要素
を形成し、 前記集積回路上に第一絶縁層を形成し、 前記第一絶縁層上に平坦化層を形成し、 前記集積回路上に第一マスク層を形成し、 前記第一マスク層をパターン形成して開口を画定し、そ
の場合に前記開口の寸法は前記第一絶縁層の前記平坦化
層によって被覆されていない一部とそれを取り囲む前記
平坦化層の残存部分の一部とを露出させる程度に形成す
べきコンタクトビアの寸法よりも大きく、 前記開口内の前記平坦化層の前記残存部分の一部及び前
記第一絶縁層の一部を除去し、 前記第一マスク層を除去し、 前記集積回路上に第二絶縁層を形成し、 前記第二絶縁層上に第二マスク層を形成し、 前記第二マスク層をパターン形成して形成すべきコンタ
クトビアの位置を画定する開口を形成し、その場合に前
記第二マスク層における開口の寸法は前記第一マスク層
に形成した開口の寸法よりも小さく、 前記第一及び第二絶縁層を貫通してコンタクトビアを形
成し前記導電性要素の一部を露出させる、 上記各ステップを有することを特徴とする方法。 - 【請求項10】 請求項9において、前記下側に存在す
る領域上に導電性要素を形成するステップが、金属層を
付着形成し且つそれをパターン形成して金属相互接続体
を画定することを特徴とする方法。 - 【請求項11】 請求項10において、前記下側に存在
する領域が半導体基板を有することを特徴とする方法。 - 【請求項12】 請求項9において、前記第一絶縁層を
形成するステップが、前記集積回路上に酸化物層を付着
形成することを特徴とする方法。 - 【請求項13】 請求項9において、前記平坦化層を形
成するステップが、前記絶縁層上にスピンオンガラス層
を付着形成することを特徴とする方法。 - 【請求項14】 請求項9において、前記第一マスク層
を形成する前に、前記平坦化層をエッチングして前記平
坦化層を一層薄くさせることを特徴とする方法。 - 【請求項15】 請求項14において、前記平坦化層を
異方性エッチングすることを特徴とする方法。 - 【請求項16】 請求項9において、前記第一マスク層
を形成するステップが、前記集積回路上にホトレジスト
層を付着形成することを特徴とする方法。 - 【請求項17】 請求項9において、前記第一絶縁層の
一部及び前記平坦化層の残存部分を除去するステップが
これらの層を異方性エッチングすることを特徴とする方
法。 - 【請求項18】 請求項9において、前記第二絶縁層を
形成するステップが、前記集積回路上に酸化物層を付着
形成することを特徴とする方法。 - 【請求項19】 請求項9において、前記第二マスク層
を形成するステップが、前記絶縁層上にホトレジスト層
を付着形成することを特徴とする方法。 - 【請求項20】 請求項9において、前記コンタクトビ
アを形成するステップが、前記導電性要素の一部を露出
させるために前記コンタクトビアを異方性エッチングす
ることを特徴とする方法。 - 【請求項21】 請求項9において、更に、 前記第二マスク層を除去し、 前記絶縁層の一部の上に導電層を付着形成すると共にパ
ターン形成し、その際に前記導電層が前記コンタクトビ
ア内に延在して前記導電性要素と電気的に接触する、 上記各ステップを有することを特徴とする方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/843,507 US5384483A (en) | 1992-02-28 | 1992-02-28 | Planarizing glass layer spaced from via holes |
US843507 | 1992-02-28 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0645274A JPH0645274A (ja) | 1994-02-18 |
JP3517426B2 true JP3517426B2 (ja) | 2004-04-12 |
Family
ID=25290206
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03915593A Expired - Fee Related JP3517426B2 (ja) | 1992-02-28 | 1993-03-01 | 集積回路においてコンタクトビアを製造する方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US5384483A (ja) |
EP (1) | EP0558260B1 (ja) |
JP (1) | JP3517426B2 (ja) |
DE (1) | DE69326269T2 (ja) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
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JP3068378B2 (ja) * | 1993-08-03 | 2000-07-24 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶装置 |
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JP3085231B2 (ja) * | 1997-02-20 | 2000-09-04 | 日本電気株式会社 | 半導体装置の製造方法 |
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Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS5819129B2 (ja) * | 1975-12-10 | 1983-04-16 | 株式会社東芝 | ハンドウタイソウチノ セイゾウホウホウ |
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JPH0435047A (ja) * | 1990-05-31 | 1992-02-05 | Kawasaki Steel Corp | 半導体装置の多層配線形成方法 |
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JPH04139828A (ja) * | 1990-10-01 | 1992-05-13 | Nec Corp | 半導体装置の製造方法 |
US5117273A (en) * | 1990-11-16 | 1992-05-26 | Sgs-Thomson Microelectronics, Inc. | Contact for integrated circuits |
JPH0645327A (ja) * | 1991-01-09 | 1994-02-18 | Nec Corp | 半導体装置の製造方法 |
JPH04370934A (ja) * | 1991-06-20 | 1992-12-24 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1992
- 1992-02-28 US US07/843,507 patent/US5384483A/en not_active Expired - Lifetime
-
1993
- 1993-02-23 EP EP93301304A patent/EP0558260B1/en not_active Expired - Lifetime
- 1993-02-23 DE DE69326269T patent/DE69326269T2/de not_active Expired - Fee Related
- 1993-03-01 JP JP03915593A patent/JP3517426B2/ja not_active Expired - Fee Related
-
1994
- 1994-10-06 US US08/319,234 patent/US5437763A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
DE69326269D1 (de) | 1999-10-14 |
EP0558260A1 (en) | 1993-09-01 |
JPH0645274A (ja) | 1994-02-18 |
DE69326269T2 (de) | 1999-12-30 |
US5437763A (en) | 1995-08-01 |
EP0558260B1 (en) | 1999-09-08 |
US5384483A (en) | 1995-01-24 |
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