JPH0435048A - 半導体装置の多層配線形成方法 - Google Patents
半導体装置の多層配線形成方法Info
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- JPH0435048A JPH0435048A JP14286090A JP14286090A JPH0435048A JP H0435048 A JPH0435048 A JP H0435048A JP 14286090 A JP14286090 A JP 14286090A JP 14286090 A JP14286090 A JP 14286090A JP H0435048 A JPH0435048 A JP H0435048A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の多層配線の形成方法において
、第１の金属配線と第２の金属配線を接続するためのス
ルーホールの径を第１の金属配線幅と等しくすることに
より、スルーホールの開孔不良が発生しない半導体装置
の多層配線を形成する方法に関する。
、第１の金属配線と第２の金属配線を接続するためのス
ルーホールの径を第１の金属配線幅と等しくすることに
より、スルーホールの開孔不良が発生しない半導体装置
の多層配線を形成する方法に関する。
従来の半導体装置、例えばバイポーラ集積回路。
ＭＯ３集積回路では、高集積密度化のために多層配線が
施されている。このような半導体装置の多層配線の形成
は、まず、第２図に示すように、半導体基板１の表面に
アルミニウムを蒸着した後、所定の配線パターンにエツ
チングして第１の／１配線２を形成する。次いで、半導
体基板１および前記配線２の上に、プラズマＣＶＤ法に
よりプラズマＳｉＯからなる第１の絶縁膜３を形成する
。
施されている。このような半導体装置の多層配線の形成
は、まず、第２図に示すように、半導体基板１の表面に
アルミニウムを蒸着した後、所定の配線パターンにエツ
チングして第１の／１配線２を形成する。次いで、半導
体基板１および前記配線２の上に、プラズマＣＶＤ法に
よりプラズマＳｉＯからなる第１の絶縁膜３を形成する
。
さらに、前記第１の絶縁膜３上の凹部を埋めて半導体基
板の平坦化をはかるために、Ｓｉ化合物からなる溶液を
前記第１の絶縁膜３上に塗布した後、熱処理によって硬
化させてＳＯＧ膜４を形成し、第１のＡρ配線２上の第
１の絶縁膜３が露出するまで全面エツチングする。次に
、前記形成した平坦面上に、プラズマＣＶＤ法によりプ
ラズマＳｉＯからなる第２の絶縁膜５を形成する。
板の平坦化をはかるために、Ｓｉ化合物からなる溶液を
前記第１の絶縁膜３上に塗布した後、熱処理によって硬
化させてＳＯＧ膜４を形成し、第１のＡρ配線２上の第
１の絶縁膜３が露出するまで全面エツチングする。次に
、前記形成した平坦面上に、プラズマＣＶＤ法によりプ
ラズマＳｉＯからなる第２の絶縁膜５を形成する。
前記工程が終了したら、第１の／ｌ配線２上の第１及び
第２の絶縁膜３，５をエツチングして、第１のＡｊ２配
線２を露出させてスルーホール８を形成する。このとき
、スルーホール８を形成する位置のＡＡ配線２は、第３
図に示すように、スルーホール８を形成する際、第１及
び第２の絶縁膜３．５のエツチング余裕を確保するため
に、予めスルーホール径とその両側の余裕分とを加算し
た幅の幅広部２ａに形成しておく。
第２の絶縁膜３，５をエツチングして、第１のＡｊ２配
線２を露出させてスルーホール８を形成する。このとき
、スルーホール８を形成する位置のＡＡ配線２は、第３
図に示すように、スルーホール８を形成する際、第１及
び第２の絶縁膜３．５のエツチング余裕を確保するため
に、予めスルーホール径とその両側の余裕分とを加算し
た幅の幅広部２ａに形成しておく。
次に、前記形成したスルーホール８にアルミニウムを蒸
着して、第２のＡ／２配ｍ７を形成して第１のＡｆｆｉ
配線２と接続する。
着して、第２のＡ／２配ｍ７を形成して第１のＡｆｆｉ
配線２と接続する。
Ｃ発明が解決しようとする課題〕
しかしながら、従来の半導体装置の多層配線形成方法で
は、スルーホール形成位置の第１のＡＩ２配線２の幅を
広くするため、第１のＡｆｆｉ配線２間のピッチを大き
くする必要があり、これがＡ！配線２の微細化を妨げる
原因になるという問題があった。
は、スルーホール形成位置の第１のＡＩ２配線２の幅を
広くするため、第１のＡｆｆｉ配線２間のピッチを大き
くする必要があり、これがＡ！配線２の微細化を妨げる
原因になるという問題があった。
この発明は、第１のＡＰ配線の幅を広くすることなく、
スルーホールの径をＡＰ配線幅と同じ大きさにすること
を可能にして、スルーホールの開孔不良が発生しないＡ
Ｉ！、配線の微細化を目的にしている。
スルーホールの径をＡＰ配線幅と同じ大きさにすること
を可能にして、スルーホールの開孔不良が発生しないＡ
Ｉ！、配線の微細化を目的にしている。
上記目的を解決するために、この発明の半導体装置の多
層配線形成方法は、半導体基板上に形成した第１の金属
配線を覆うように第１の絶縁膜を形成し、該第１の絶縁
膜の凹部をＳｉ化合物によるＳＯＧ膜で平坦化して、そ
の平坦面上に第２の絶縁膜を形成した後に、前記第１の
金属配線に達するスルーホールを形成し、さらに、第２
の絶縁膜上及びスルーホール内に第２の金属配線を形成
する半導体装置の多層配線形成方法において、前記スル
ーホールを形成する際に、第１の金属配線の幅より大径
で且つ前記ＳＯＧ膜が露出して第２の絶縁膜及び第１の
絶縁膜との間に段部を生じるように第１及び第２の絶縁
膜をエツチングして第１の金属配線に達する開孔を形成
し、該開孔を第３の絶縁膜で覆った後、異方性エツチン
グにより前記開孔の側壁に被着した第３の絶縁膜のみを
残して、前記ＳＯＧ膜の露出部を覆うサイドウオールを
形成することを特徴としている。
層配線形成方法は、半導体基板上に形成した第１の金属
配線を覆うように第１の絶縁膜を形成し、該第１の絶縁
膜の凹部をＳｉ化合物によるＳＯＧ膜で平坦化して、そ
の平坦面上に第２の絶縁膜を形成した後に、前記第１の
金属配線に達するスルーホールを形成し、さらに、第２
の絶縁膜上及びスルーホール内に第２の金属配線を形成
する半導体装置の多層配線形成方法において、前記スル
ーホールを形成する際に、第１の金属配線の幅より大径
で且つ前記ＳＯＧ膜が露出して第２の絶縁膜及び第１の
絶縁膜との間に段部を生じるように第１及び第２の絶縁
膜をエツチングして第１の金属配線に達する開孔を形成
し、該開孔を第３の絶縁膜で覆った後、異方性エツチン
グにより前記開孔の側壁に被着した第３の絶縁膜のみを
残して、前記ＳＯＧ膜の露出部を覆うサイドウオールを
形成することを特徴としている。
本発明の半導体装置の多層配線形成方法では、第１の金
属配線と第２の金属配線を接続するためのスルーホール
を形成する際に、まず、第１の金属配線幅よりも大径の
開孔を形成する。これによって、第１の金属配線を露出
させるとともにＳＯＧ膜を露出させ、この露出したＳＯ
Ｇ膜と第１及び第２の絶縁膜との間に段部を形成して段
差緩和を行う。
属配線と第２の金属配線を接続するためのスルーホール
を形成する際に、まず、第１の金属配線幅よりも大径の
開孔を形成する。これによって、第１の金属配線を露出
させるとともにＳＯＧ膜を露出させ、この露出したＳＯ
Ｇ膜と第１及び第２の絶縁膜との間に段部を形成して段
差緩和を行う。
次に、前記開孔部の側壁で露出しているＳＯＧ膜を覆う
ために、第３の絶縁膜を形成して、異方性エツチングを
おこない、開孔部の側壁に被着している部分以外の前記
絶縁膜を除去してサイドウオールを形成する。このとき
、前記サイドウオールのテーパ面の小径部の径を第１の
金属配線の幅に等しくなるように、第３の絶縁膜の厚さ
で調節する。
ために、第３の絶縁膜を形成して、異方性エツチングを
おこない、開孔部の側壁に被着している部分以外の前記
絶縁膜を除去してサイドウオールを形成する。このとき
、前記サイドウオールのテーパ面の小径部の径を第１の
金属配線の幅に等しくなるように、第３の絶縁膜の厚さ
で調節する。
上記工程により、サイドウオールによってスルーホール
側壁に露出していたＳＯＧ膜を覆うため、このＳＯＧ膜
からのアウトガスによる金属配線の導電不良を防止する
ことができ、スルーホールの径は第１の金属配線の幅と
等しくすることが可能になるため、スルーホール位置で
第１の金属配線の幅を広くする必要がない。
側壁に露出していたＳＯＧ膜を覆うため、このＳＯＧ膜
からのアウトガスによる金属配線の導電不良を防止する
ことができ、スルーホールの径は第１の金属配線の幅と
等しくすることが可能になるため、スルーホール位置で
第１の金属配線の幅を広くする必要がない。
〔実施例〕
以下、この発明の実施例を図面に基づいて説明する。第
１図（ａ）〜（ｉ）は、本発明の一実施例を示す断面図
であり、半導体装置の製造工程の一部分を示している。
１図（ａ）〜（ｉ）は、本発明の一実施例を示す断面図
であり、半導体装置の製造工程の一部分を示している。
まず、製造工程を説明すると、スパッタ装置を使用して
半導体基板１の上にアルミニウムを蒸着した後、フォト
エンチングにより前記蒸着したアルミニウムの膜ヲ所定
の配線パターンにエツチングして、第１のＡ！配線２を
形成する（第１図（ａ）を参照）。
半導体基板１の上にアルミニウムを蒸着した後、フォト
エンチングにより前記蒸着したアルミニウムの膜ヲ所定
の配線パターンにエツチングして、第１のＡ！配線２を
形成する（第１図（ａ）を参照）。
次に、プラズマＣＶＤ法により、前記基板１および第１
のへ１配線２の上に、プラズマＳｉＯからなる第１の絶
縁膜３を形成する（第１図（ｂ）を参照）。
のへ１配線２の上に、プラズマＳｉＯからなる第１の絶
縁膜３を形成する（第１図（ｂ）を参照）。
次に、前記第１の絶縁膜３の上にｓｏＧ法により、Ｓｉ
化合物を主成分とするエタノール有機溶剤を塗布した後
、４００°Ｃで焼成してＳｉＯ□からなるＳＯＧ膜４を
形成し、そのＳＯＧ膜４を、第１のＡＰ配線２上の第１
の絶縁膜３の表面が露出するまで、反応性イオンエツチ
ングにより全面エツチングを行い（第１図（Ｃ）を参照
）、上面を平坦化する。
化合物を主成分とするエタノール有機溶剤を塗布した後
、４００°Ｃで焼成してＳｉＯ□からなるＳＯＧ膜４を
形成し、そのＳＯＧ膜４を、第１のＡＰ配線２上の第１
の絶縁膜３の表面が露出するまで、反応性イオンエツチ
ングにより全面エツチングを行い（第１図（Ｃ）を参照
）、上面を平坦化する。
次に、前記形成した平坦面上にプラズマＣＶＤ法により
、プラズマＳｉＯからなる第２の絶縁膜５を形成する（
第１図（ｄ）を参照）。
、プラズマＳｉＯからなる第２の絶縁膜５を形成する（
第１図（ｄ）を参照）。
次に、第１／ｙ）／Ｍ！配線２の一部を露出させてスル
ーホール８を形成するためのポジ型レジスト１０を被着
して、これに光を選択的に照射して径がＡＰ配線幅の両
側に余裕分を加算した値となる開孔部を有するマスクを
形成しく第１図（ｅ）を参照）、反応性イオンエツチン
グにより第１及び第２の絶縁膜３．５を除去して、開孔
部８ａを形成し、さらに、前記被着したレジス）１０を
除去する（第１図（ｆ）を参照）。
ーホール８を形成するためのポジ型レジスト１０を被着
して、これに光を選択的に照射して径がＡＰ配線幅の両
側に余裕分を加算した値となる開孔部を有するマスクを
形成しく第１図（ｅ）を参照）、反応性イオンエツチン
グにより第１及び第２の絶縁膜３．５を除去して、開孔
部８ａを形成し、さらに、前記被着したレジス）１０を
除去する（第１図（ｆ）を参照）。
このとき、第１及び第２の絶縁膜３．５とｓ。
Ｇｌｕ４のエツチングの選択比を２以上とすることで、
第１及び第２の絶縁膜３，５とＳｏＧ膜４との間に段部
を形成して段差緩和を行い、後工程で形成するサイドウ
オール９のテーパ面の形成を容易にすると共に、開孔部
８ａに位置する／ｌ配線２上の第１及び第２の絶縁膜３
，５を完全に除去し、且つ、ＡＡ配線２両側の第１の絶
縁膜３ａをＡ４２配線２より少し下方にエツチングされ
る程度に制御する。
第１及び第２の絶縁膜３，５とＳｏＧ膜４との間に段部
を形成して段差緩和を行い、後工程で形成するサイドウ
オール９のテーパ面の形成を容易にすると共に、開孔部
８ａに位置する／ｌ配線２上の第１及び第２の絶縁膜３
，５を完全に除去し、且つ、ＡＡ配線２両側の第１の絶
縁膜３ａをＡ４２配線２より少し下方にエツチングされ
る程度に制御する。
次に、前記形成した開孔部８ａおよび第２の絶縁膜５の
上に、プラズマＣＶＤ法によりプラズマＳｉＯからなる
第３の絶縁膜６を形成しく第１図（（至）を参照）、そ
の第３の絶縁膜６を反応性イオンエツチングにより異方
性エツチングして、開孔部８ａの側壁部分のみ残しサイ
ドウオール９を形成してスルーホール８を形成する（第
１図（ｈｌを参照）。このとき、前記サイドウオール９
は、被着する第３の絶縁膜６の膜厚を制御することで、
第１の絶縁膜３．ＳＯＧ膜４及び第２の絶縁膜５の段部
を覆ってテーパ面を形成し、かつ、前記テーパ面の小径
部が第１のアルミニウム配線２の幅に等しくなるように
する。
上に、プラズマＣＶＤ法によりプラズマＳｉＯからなる
第３の絶縁膜６を形成しく第１図（（至）を参照）、そ
の第３の絶縁膜６を反応性イオンエツチングにより異方
性エツチングして、開孔部８ａの側壁部分のみ残しサイ
ドウオール９を形成してスルーホール８を形成する（第
１図（ｈｌを参照）。このとき、前記サイドウオール９
は、被着する第３の絶縁膜６の膜厚を制御することで、
第１の絶縁膜３．ＳＯＧ膜４及び第２の絶縁膜５の段部
を覆ってテーパ面を形成し、かつ、前記テーパ面の小径
部が第１のアルミニウム配線２の幅に等しくなるように
する。
次に、前記形成したスルーホール８にアルミニウムを蒸
着し、エツチングにより配線パターンを形成して、第２
のＡ／２配線７を形成しく第１図（ｉ）を参照）、第１
のへ２配線２と第２のＡｆｆ配線７を接続して、目的と
する半導体装置の多層配線が形成される。
着し、エツチングにより配線パターンを形成して、第２
のＡ／２配線７を形成しく第１図（ｉ）を参照）、第１
のへ２配線２と第２のＡｆｆ配線７を接続して、目的と
する半導体装置の多層配線が形成される。
以上の工程で半導体装置の多層配線を形成することによ
り、ＳＯＧ膜４がサイドウオール９で覆われているので
、スルーホール８の径を第１のＡ！配線８の幅と等しい
径で製作可能になり、スルーホール位置のＡＩ！、配線
２の幅を広くする必要がないために、ＡＩ！、配線２の
微細化に合わせて、開孔不良のないスルーホール８の形
成が可能になる。
り、ＳＯＧ膜４がサイドウオール９で覆われているので
、スルーホール８の径を第１のＡ！配線８の幅と等しい
径で製作可能になり、スルーホール位置のＡＩ！、配線
２の幅を広くする必要がないために、ＡＩ！、配線２の
微細化に合わせて、開孔不良のないスルーホール８の形
成が可能になる。
また、スルーホール８の側壁で露出していたＳＯＧ膜４
の段部をサイドウオール９で覆うために、ＳＯＧ膜４か
ら出る脱ガスからＡＮ配線を絶縁して導通不良を防止す
る。
の段部をサイドウオール９で覆うために、ＳＯＧ膜４か
ら出る脱ガスからＡＮ配線を絶縁して導通不良を防止す
る。
なお、本実施例では、金属配線としてアルミニウムを使
用したが、Ｗ、Ｔｉ、Ｍｏ等の導電性金属又はその化合
物を適用することができ、要は半導体基板上への蒸着可
能な導電性物質であれば良い。
用したが、Ｗ、Ｔｉ、Ｍｏ等の導電性金属又はその化合
物を適用することができ、要は半導体基板上への蒸着可
能な導電性物質であれば良い。
また、本実施例では、絶縁膜３．５をプラズマＣＶＤ法
によって形成したが、これに代えて他のＣＶＤ法によっ
て形成しても良い。
によって形成したが、これに代えて他のＣＶＤ法によっ
て形成しても良い。
さらに、本実施例では、有機系Ｓｉ化合物を使用したｓ
ｏＧ法によってｓｏＧ膜を形成したが、これに代えて無
機系Ｓｉ化合物を使用したｓｏＧ法によってＳＯＧ膜を
形成することにしても良い。
ｏＧ法によってｓｏＧ膜を形成したが、これに代えて無
機系Ｓｉ化合物を使用したｓｏＧ法によってＳＯＧ膜を
形成することにしても良い。
以上説明してきたように、本発明の半導体装置の多層配
線形成方法では、サイドウオールでＳＯＧ膜を覆うよう
にしているので、開孔するスルーホールの径を、金属配
線の幅と等しい径にすることが可能となるために、従来
のようにスルーホール位置で金属配線を幅広とする必要
がなく、金属配線の微細化が可能となり、しかもその配
線形成工程が従来の工程にサイドウオール形成工程を追
加するだけでよく、大幅な工程変更を伴うことがないと
いう効果がある。
線形成方法では、サイドウオールでＳＯＧ膜を覆うよう
にしているので、開孔するスルーホールの径を、金属配
線の幅と等しい径にすることが可能となるために、従来
のようにスルーホール位置で金属配線を幅広とする必要
がなく、金属配線の微細化が可能となり、しかもその配
線形成工程が従来の工程にサイドウオール形成工程を追
加するだけでよく、大幅な工程変更を伴うことがないと
いう効果がある。
また、サイドウオールによって、ＳＯＧ法により形成さ
れたＳＯＧ膜から金属配線を絶縁するために、金属配線
のカバーリッジを向上し、且つ、前記ＳＯＧ膜からの脱
ガスによる導通不良を防止できるという効果もある。
れたＳＯＧ膜から金属配線を絶縁するために、金属配線
のカバーリッジを向上し、且つ、前記ＳＯＧ膜からの脱
ガスによる導通不良を防止できるという効果もある。
さらに、スルーホール形成のための開孔の際、第１及び
第２の絶縁膜とＳＯＧ膜との間に段部を形成するので、
段差緩和を行ってサイドウオールを形成を容易に行うこ
とができるという効果もある。
第２の絶縁膜とＳＯＧ膜との間に段部を形成するので、
段差緩和を行ってサイドウオールを形成を容易に行うこ
とができるという効果もある。
第１図（ａ）〜（ｉ）は半導体装置の工程を示す断面図
、第２図は従来の半導体装置を示す断面図、第３図は第
１のＡ！配線とスルーホールで開孔される開孔部を示す
図である。 １・・・半導体基板、２・・・第１のＡｆｆｉ配線、３
・・・第１の絶縁膜、４・・・ＳＯＧ膜、５・・・第２
の絶縁膜、６・・・第３の絶縁膜、７・・・第２のＡ１
配線、８・・・スルーホール、９・・・サイドウオール
、第２図は従来の半導体装置を示す断面図、第３図は第
１のＡ！配線とスルーホールで開孔される開孔部を示す
図である。 １・・・半導体基板、２・・・第１のＡｆｆｉ配線、３
・・・第１の絶縁膜、４・・・ＳＯＧ膜、５・・・第２
の絶縁膜、６・・・第３の絶縁膜、７・・・第２のＡ１
配線、８・・・スルーホール、９・・・サイドウオール
Claims (1)
- （１）半導体基板上に形成した第１の金属配線を覆うよ
うに第１の絶縁膜を形成し、該第１の絶縁膜の凹部をＳ
ｉ化合物によるＳＯＧ膜で平坦化して、その平坦面上に
第２の絶縁膜を形成した後、前記第１の金属配線に達す
るスルーホールを形成し、さらに、第２の絶縁膜上及び
スルーホール内に第２の金属配線を形成する半導体装置
の多層配線形成方法において、前記スルーホールを形成
する際に、第１の金属配線の幅より大径で且つ前記ＳＯ
Ｇ膜が露出して第２の絶縁膜及び第１の絶縁膜との間に
段部を生じるように第１及び第２の絶縁膜をエッチング
して第１の金属配線に達する開孔を形成し、該開孔を第
３の絶縁膜で覆った後、異方性エッチングにより前記開
孔の側壁に被着した第３の絶縁膜のみを残して、前記Ｓ
ＯＧ膜の露出部を覆うサイドウォールを形成することを
特徴とする半導体装置の多層配線形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14286090A JPH0435048A (ja) | 1990-05-31 | 1990-05-31 | 半導体装置の多層配線形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14286090A JPH0435048A (ja) | 1990-05-31 | 1990-05-31 | 半導体装置の多層配線形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0435048A true JPH0435048A (ja) | 1992-02-05 |
Family
ID=15325297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14286090A Pending JPH0435048A (ja) | 1990-05-31 | 1990-05-31 | 半導体装置の多層配線形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0435048A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0645274A (ja) * | 1992-02-28 | 1994-02-18 | Sgs Thomson Microelectron Inc | 集積回路においてコンタクトビアを製造する方法 |
| US5649753A (en) * | 1994-05-16 | 1997-07-22 | Matsushita Electric Industrial Co., Ltd. | Projection display apparatus |
| US5719706A (en) * | 1995-03-15 | 1998-02-17 | Matsushita Electric Industrial Co., Ltd. | Illuminating apparatus, projection lens, and display apparatus including the illumination apparatus and the projection lens |
| JPH10509285A (ja) * | 1995-09-14 | 1998-09-08 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 縮小したフィーチャーサイズのためのダマスクプロセス |
-
1990
- 1990-05-31 JP JP14286090A patent/JPH0435048A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0645274A (ja) * | 1992-02-28 | 1994-02-18 | Sgs Thomson Microelectron Inc | 集積回路においてコンタクトビアを製造する方法 |
| US5649753A (en) * | 1994-05-16 | 1997-07-22 | Matsushita Electric Industrial Co., Ltd. | Projection display apparatus |
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| JPH10509285A (ja) * | 1995-09-14 | 1998-09-08 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 縮小したフィーチャーサイズのためのダマスクプロセス |
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