JPH06244290A - 接触部及び導体路を有する金属化面の製造方法 - Google Patents
接触部及び導体路を有する金属化面の製造方法Info
- Publication number
- JPH06244290A JPH06244290A JP6017915A JP1791594A JPH06244290A JP H06244290 A JPH06244290 A JP H06244290A JP 6017915 A JP6017915 A JP 6017915A JP 1791594 A JP1791594 A JP 1791594A JP H06244290 A JPH06244290 A JP H06244290A
- Authority
- JP
- Japan
- Prior art keywords
- mask
- layer
- contact
- contact hole
- conductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004020 conductor Substances 0.000 title claims abstract description 99
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 238000005530 etching Methods 0.000 claims abstract description 25
- 229910052751 metal Inorganic materials 0.000 claims abstract description 25
- 239000002184 metal Substances 0.000 claims abstract description 25
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims description 29
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 8
- 229910052721 tungsten Inorganic materials 0.000 claims description 8
- 239000010937 tungsten Substances 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 6
- 238000005498 polishing Methods 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 62
- 230000008021 deposition Effects 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 238000001465 metallisation Methods 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 239000012790 adhesive layer Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 238000006884 silylation reaction Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910000789 Aluminium-silicon alloy Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000027756 respiratory electron transport chain Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/05—Etch and refill
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/948—Radiation resist
- Y10S438/95—Multilayer mask including nonradiation sensitive layer
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 導体路と接触部との間の界面を回避し、導体
路と接触部の１００％の重複を保証し、導電性接触部の
断面の狭小化を回避しかつその表面に平坦性を有する金
属化面の製造方法を提供する。 【構成】 基板１上に絶縁層２を全面的に施し、その中
の接触すべき領域に接触孔４を開ける。導体路マスク６
を形成するためにフォトレジスト層を施し、これを露光
及び現像し、その結果露光された領域内では接触孔４内
の接触すべき領域の表面はフォトレジストで覆われたま
まとし、一方露光された領域の絶縁層は露出されてい
る。エッチングマスクとして導体路マスク６を使用して
絶縁層２内に溝７をエッチングする。接触孔４及び溝７
を金属で満たすことにより金属化面の接触部及び導体路
が完成される。
路と接触部の１００％の重複を保証し、導電性接触部の
断面の狭小化を回避しかつその表面に平坦性を有する金
属化面の製造方法を提供する。 【構成】 基板１上に絶縁層２を全面的に施し、その中
の接触すべき領域に接触孔４を開ける。導体路マスク６
を形成するためにフォトレジスト層を施し、これを露光
及び現像し、その結果露光された領域内では接触孔４内
の接触すべき領域の表面はフォトレジストで覆われたま
まとし、一方露光された領域の絶縁層は露出されてい
る。エッチングマスクとして導体路マスク６を使用して
絶縁層２内に溝７をエッチングする。接触孔４及び溝７
を金属で満たすことにより金属化面の接触部及び導体路
が完成される。
Description
【０００１】
【産業上の利用分野】本発明は接触部及びこれらの接触
部を接続する導体路を有する金属化面を製造する方法に
関する。
部を接続する導体路を有する金属化面を製造する方法に
関する。
【０００２】
【従来の技術】集積回路の信頼性及び性能にとって配線
の微細化傾向はますます重要になってきている。ゲート
の長さを短縮した場合ＭＯＳトランジスタは比較的高い
飽和電流を可能にする。しかし１つの接触部又は１つの
導体路を流れる最大許容電流はその断面を削減した場合
小さくなる。
の微細化傾向はますます重要になってきている。ゲート
の長さを短縮した場合ＭＯＳトランジスタは比較的高い
飽和電流を可能にする。しかし１つの接触部又は１つの
導体路を流れる最大許容電流はその断面を削減した場合
小さくなる。
【０００３】電流密度が高い場合に高い電気抵抗を有す
る導体路領域内に発生するジュール熱によって特に配線
上の問題が生じる。更に電子移動との相互作用で配線は
いわば完全に破壊されるおそれがある（これに関しては
例えばミラー（Ｂ．Ｌ．Ａ．Ｍｉｌｌｅｒ）その他によ
る文献「ＶＭＩＣ １９９２ Ｃｏｎｆ．Ｐｒｏｃ．３
９８、ＩＥＥＥ Ｃａｔ．Ｎｏ．９１ＴＨ０３５９−
０」参照）。これを回避するために０．２５μｍ範囲の
寸法に適した配線処理ではその際生じる高い電流密度に
対して特に高くかつ不均一な電気抵抗を回避することに
留意しなければならない。
る導体路領域内に発生するジュール熱によって特に配線
上の問題が生じる。更に電子移動との相互作用で配線は
いわば完全に破壊されるおそれがある（これに関しては
例えばミラー（Ｂ．Ｌ．Ａ．Ｍｉｌｌｅｒ）その他によ
る文献「ＶＭＩＣ １９９２ Ｃｏｎｆ．Ｐｒｏｃ．３
９８、ＩＥＥＥ Ｃａｔ．Ｎｏ．９１ＴＨ０３５９−
０」参照）。これを回避するために０．２５μｍ範囲の
寸法に適した配線処理ではその際生じる高い電流密度に
対して特に高くかつ不均一な電気抵抗を回避することに
留意しなければならない。
【０００４】上記の文献から多くの配線面又は金属化面
の製造方法が公知である。その中の１つの金属化面は接
触部及びこれらの接触部を接続する導体路を有してい
る。接触部はそれぞれその下にあるパターン内の接触す
べき表面に達するものである。
の製造方法が公知である。その中の１つの金属化面は接
触部及びこれらの接触部を接続する導体路を有してい
る。接触部はそれぞれその下にあるパターン内の接触す
べき表面に達するものである。
【０００５】フリッチュ（Ｕ．Ｆｒｉｔｓｃｈ）その他
による文献「ＶＭＩＣ １９８８Ｃｏｎｆ．Ｐｒｏｃ．
２１、ＩＥＥＥ Ｃａｔ．Ｎｏ．８８ＣＨ２６２４−
５」からゲート電極を含んでいる基板の表面上にプレー
ナ化ＳｉＯ2層を施すことが公知である。このＳｉＯ2層
内には接触孔が開けられる。その上に薄いＴｉ／ＴｉＮ
層を全面的にスパッタリングし、接触孔をタングステン
で満たす。その上にシリコン及びチタンを含んでいるア
ルミニウム層の全面的スパッタリングを行い、ＡｌＳｉ
Ｔｉ及びＴｉ／ＴｉＮ層をパターン化することにより導
体路を形成する。引続き酸化物層を全面的に施し、これ
を平坦化する。この工程中に接触孔充填物と導体路間に
接触抵抗を来す物質界面が生じる。
による文献「ＶＭＩＣ １９８８Ｃｏｎｆ．Ｐｒｏｃ．
２１、ＩＥＥＥ Ｃａｔ．Ｎｏ．８８ＣＨ２６２４−
５」からゲート電極を含んでいる基板の表面上にプレー
ナ化ＳｉＯ2層を施すことが公知である。このＳｉＯ2層
内には接触孔が開けられる。その上に薄いＴｉ／ＴｉＮ
層を全面的にスパッタリングし、接触孔をタングステン
で満たす。その上にシリコン及びチタンを含んでいるア
ルミニウム層の全面的スパッタリングを行い、ＡｌＳｉ
Ｔｉ及びＴｉ／ＴｉＮ層をパターン化することにより導
体路を形成する。引続き酸化物層を全面的に施し、これ
を平坦化する。この工程中に接触孔充填物と導体路間に
接触抵抗を来す物質界面が生じる。
【０００６】ウテヒト（Ｕｔｔｅｃｈｔ）その他による
文献「ＶＭＩＣ １９９１ Ｃｏｎｆ．Ｐｒｏｃ．２
０、ＩＥＥＥ Ｃａｔ．Ｎｏ．９１ＴＨ０３５９−０」
から接触部が導体路から独立して形成される配線面の製
造方法が公知である。接触部はタングステンから形成さ
れ、導体路はアルミニウム合金から形成されている。こ
の方法では実装密度を高めるために導体路は単に部分的
に接触部を覆うことが許容されている。従って導体路を
形成する際の整合精度は接触部と導体路の界面の断面上
に直接作用する。更にこの界面に接触抵抗を生じること
になる。
文献「ＶＭＩＣ １９９１ Ｃｏｎｆ．Ｐｒｏｃ．２
０、ＩＥＥＥ Ｃａｔ．Ｎｏ．９１ＴＨ０３５９−０」
から接触部が導体路から独立して形成される配線面の製
造方法が公知である。接触部はタングステンから形成さ
れ、導体路はアルミニウム合金から形成されている。こ
の方法では実装密度を高めるために導体路は単に部分的
に接触部を覆うことが許容されている。従って導体路を
形成する際の整合精度は接触部と導体路の界面の断面上
に直接作用する。更にこの界面に接触抵抗を生じること
になる。
【０００７】カーンタ（Ｃ．Ｗ．Ｋａａｎｔａ）その他
による文献「ＶＭＩＣ １９９１Ｃｏｎｆ．Ｐｒｏｃ．
１４４、ＩＥＥＥ Ｃａｔ．Ｎｏ．９１ＴＨ０３５９−
０」から接触部も導体路も１工程でのタングステン析出
により形成される配線面の製造方法が公知である。従っ
て接触部と導体路との間の界面は回避される。導体路を
引続きその表面にあるタングステン層をパターン化する
ことにより形成する。このパターン化の際に整合精度は
満たされた接触部断面を削減することになる。
による文献「ＶＭＩＣ １９９１Ｃｏｎｆ．Ｐｒｏｃ．
１４４、ＩＥＥＥ Ｃａｔ．Ｎｏ．９１ＴＨ０３５９−
０」から接触部も導体路も１工程でのタングステン析出
により形成される配線面の製造方法が公知である。従っ
て接触部と導体路との間の界面は回避される。導体路を
引続きその表面にあるタングステン層をパターン化する
ことにより形成する。このパターン化の際に整合精度は
満たされた接触部断面を削減することになる。
【０００８】イェー（Ｊ．Ｌ．Ｙｅｈ）その他による文
献「ＶＭＩＣ １９８８ Ｃｏｎｆ．Ｐｒｏｃ．９５、
ＩＥＥＥ Ｃａｔ．Ｎｏ．８８ＣＨ２６２４−５」から
１つのエッチングストッパ層及び２つのフォトリソグラ
フィ工程を使用して絶縁層内に接触部及び導体路のネガ
となる開口を形成する方法が公知である。この開口に金
属を満たすことによって接触部及び導体路を形成する。
その際接触部と導体路との間の界面は回避される。接触
部と導体路の重複は自己整合により１００％である。し
かしパターンの精度はマスクの自己整合された縁により
制限される。更に整合精度はこの工程中に接触部を狭
め、導体路と接触部の移行面を削減することになる。
献「ＶＭＩＣ １９８８ Ｃｏｎｆ．Ｐｒｏｃ．９５、
ＩＥＥＥ Ｃａｔ．Ｎｏ．８８ＣＨ２６２４−５」から
１つのエッチングストッパ層及び２つのフォトリソグラ
フィ工程を使用して絶縁層内に接触部及び導体路のネガ
となる開口を形成する方法が公知である。この開口に金
属を満たすことによって接触部及び導体路を形成する。
その際接触部と導体路との間の界面は回避される。接触
部と導体路の重複は自己整合により１００％である。し
かしパターンの精度はマスクの自己整合された縁により
制限される。更に整合精度はこの工程中に接触部を狭
め、導体路と接触部の移行面を削減することになる。
【０００９】更にイェー（Ｊ．Ｌ．Ｙｅｈ）その他によ
る文献「ＶＭＩＣ １９８８ Ｃｏｎｆ．Ｐｒｏｃ．９
５、ＩＥＥＥ Ｃａｔ．Ｎｏ．８８ＣＨ２６２４−５」
からもう１つの配線面の製造方法が公知である。この方
法ではエッチングストッパを備えている絶縁層内に導体
路が延びている溝をエッチングする。これらの溝を均一
に析出された金属層により満たす。接触部を形成すべき
箇所で溝は拡大され、その結果均一に析出された金属層
はこの箇所で溝を完全には満たさない。金属層を異方性
逆エッチングする際拡大された領域内で溝の底面は露出
され、溝の壁面にスペーサが生じる。このスペーサは接
触孔を形成するための自己整合されたエッチングマスク
として絶縁層の除去により溝の底部で使用される。引続
き接触孔を金属で満たす。この方法では実装密度を任意
に縮小することはできない。それというのも接触部を形
成するために導体路を拡大する必要があるからである。
る文献「ＶＭＩＣ １９８８ Ｃｏｎｆ．Ｐｒｏｃ．９
５、ＩＥＥＥ Ｃａｔ．Ｎｏ．８８ＣＨ２６２４−５」
からもう１つの配線面の製造方法が公知である。この方
法ではエッチングストッパを備えている絶縁層内に導体
路が延びている溝をエッチングする。これらの溝を均一
に析出された金属層により満たす。接触部を形成すべき
箇所で溝は拡大され、その結果均一に析出された金属層
はこの箇所で溝を完全には満たさない。金属層を異方性
逆エッチングする際拡大された領域内で溝の底面は露出
され、溝の壁面にスペーサが生じる。このスペーサは接
触孔を形成するための自己整合されたエッチングマスク
として絶縁層の除去により溝の底部で使用される。引続
き接触孔を金属で満たす。この方法では実装密度を任意
に縮小することはできない。それというのも接触部を形
成するために導体路を拡大する必要があるからである。
【００１０】レール（Ｓ．Ｒｏｅｈｌ）その他による文
献「ＶＭＩＣ １９９２ Ｃｏｎｆ．Ｐｒｏｃ．２２、
ＩＥＥＥ Ｃａｔ．Ｎｏ．９２ＩＳＭＩＣ−１０１」か
ら接触部と導体路を別々に形成する配線面の製造方法が
公知である。従って接触抵抗を来す界面が形成される。
整合精度はこの方法では導体路と接触部の重複に直接影
響を及ぼす。
献「ＶＭＩＣ １９９２ Ｃｏｎｆ．Ｐｒｏｃ．２２、
ＩＥＥＥ Ｃａｔ．Ｎｏ．９２ＩＳＭＩＣ−１０１」か
ら接触部と導体路を別々に形成する配線面の製造方法が
公知である。従って接触抵抗を来す界面が形成される。
整合精度はこの方法では導体路と接触部の重複に直接影
響を及ぼす。
【００１１】カーンタ（Ｃ．Ｗ．Ｋａａｎｔａ）その他
による文献「ＶＭＩＣ １９９１Ｃｏｎｆ．Ｐｒｏｃ．
１４４、ＩＥＥＥ Ｃａｔ．Ｎｏ．９１ＴＨ０３５９−
０」から平坦な基板の表面上に接触孔マスク及びその上
に導体路マスクを形成されている絶縁層を施す配線面の
製造方法が公知である。段階的に選択エッチングするこ
とによりまず接触孔を、更にその後もう１つのエッチン
グ工程で導体路マスクのパターンを接触孔マスク内に転
写し、導体路をエッチングする。最後に接触部と導体路
を金属析出により満たす。この方法では接触部と導体路
との間の重複は自己整合により保証される。しかしこの
方法では整合精度は接触部を狭め、また導体路から接触
部への移行面を削減することになる。
による文献「ＶＭＩＣ １９９１Ｃｏｎｆ．Ｐｒｏｃ．
１４４、ＩＥＥＥ Ｃａｔ．Ｎｏ．９１ＴＨ０３５９−
０」から平坦な基板の表面上に接触孔マスク及びその上
に導体路マスクを形成されている絶縁層を施す配線面の
製造方法が公知である。段階的に選択エッチングするこ
とによりまず接触孔を、更にその後もう１つのエッチン
グ工程で導体路マスクのパターンを接触孔マスク内に転
写し、導体路をエッチングする。最後に接触部と導体路
を金属析出により満たす。この方法では接触部と導体路
との間の重複は自己整合により保証される。しかしこの
方法では整合精度は接触部を狭め、また導体路から接触
部への移行面を削減することになる。
【００１２】米国特許第４７８９６４８号明細書から絶
縁層の表面に接触孔マスクを用いてエッチングストッパ
マスクをパターン化する配線面の製造方法が公知であ
る。引続きもう１つの絶縁層を全面的に析出する。導体
路マスクを用いて上部の絶縁層をパターン化する。その
際下の絶縁層の露出部分もエッチング除去する。エッチ
ングストッパ層によって導体路のパターンは上の絶縁層
内のみに転写される。引続き接触部及び導体路を金属で
満たすことにより仕上げる。接触部に対する導体路の配
置は自己整合的に行われる。しかし整合精度は接触部を
狭め、導体路から接触部への移行面を削減することにな
る。
縁層の表面に接触孔マスクを用いてエッチングストッパ
マスクをパターン化する配線面の製造方法が公知であ
る。引続きもう１つの絶縁層を全面的に析出する。導体
路マスクを用いて上部の絶縁層をパターン化する。その
際下の絶縁層の露出部分もエッチング除去する。エッチ
ングストッパ層によって導体路のパターンは上の絶縁層
内のみに転写される。引続き接触部及び導体路を金属で
満たすことにより仕上げる。接触部に対する導体路の配
置は自己整合的に行われる。しかし整合精度は接触部を
狭め、導体路から接触部への移行面を削減することにな
る。
【００１３】
【発明が解決しようとする課題】本発明の課題は、導体
路と接触部との間の界面を回避し、導体路と接触部の１
００％の重複を保証し、導電性接触部の断面の狭小化を
回避しかつその表面の平坦性を獲得する、金属化面の製
造方法を提供することにある。
路と接触部との間の界面を回避し、導体路と接触部の１
００％の重複を保証し、導電性接触部の断面の狭小化を
回避しかつその表面の平坦性を獲得する、金属化面の製
造方法を提供することにある。
【００１４】
【課題を解決するための手段】この課題は本発明によれ
ば請求項１に記載の方法により解決される。
ば請求項１に記載の方法により解決される。
【００１５】本方法は特に多層配線の各配線面に使用す
るのに適している。この場合“接触部”とは“バイア
（Ｖｉａ）”の概念と同義語で使用されている。“導体
路”とは金属軌道又は単なる軌道を意味する。
るのに適している。この場合“接触部”とは“バイア
（Ｖｉａ）”の概念と同義語で使用されている。“導体
路”とは金属軌道又は単なる軌道を意味する。
【００１６】本発明方法においてはその表面に接触すべ
き領域を含んでいる基板上に絶縁層を全面的に施す。こ
の絶縁層中に接触すべき領域の表面を露出する接触孔を
開ける。導体路マスクを形成するためにフォトレジスト
層を全面的に施し、これを導体路の広がりに応じて露光
する。引続きこのフォトレジスト層を現像し、その結果
露光された領域内では接触孔内の接触すべき領域の表面
は覆われたままであり、一方露光された領域内の絶縁層
の表面は露出される。これは例えばフォトレジストの現
像時間を相応して短縮することにより達成される。
き領域を含んでいる基板上に絶縁層を全面的に施す。こ
の絶縁層中に接触すべき領域の表面を露出する接触孔を
開ける。導体路マスクを形成するためにフォトレジスト
層を全面的に施し、これを導体路の広がりに応じて露光
する。引続きこのフォトレジスト層を現像し、その結果
露光された領域内では接触孔内の接触すべき領域の表面
は覆われたままであり、一方露光された領域内の絶縁層
の表面は露出される。これは例えばフォトレジストの現
像時間を相応して短縮することにより達成される。
【００１７】エッチングマスクとして導体路マスクを使
用して絶縁層中に導体路の長さに相応した深さを有する
溝をエッチングする。導体路マスクの除去後金属化面を
構成する接触部及び導体路を形成するため接触孔及び溝
を金属で満たす。
用して絶縁層中に導体路の長さに相応した深さを有する
溝をエッチングする。導体路マスクの除去後金属化面を
構成する接触部及び導体路を形成するため接触孔及び溝
を金属で満たす。
【００１８】本発明方法の実施は、乾式現像可能なレジ
ストから導体路マスクをつくるためにフォトレジスト層
を形成する場合に特に有利である。この場合十分な現像
が達成されると現像を行う装置は直ちにその作動を停止
される。
ストから導体路マスクをつくるためにフォトレジスト層
を形成する場合に特に有利である。この場合十分な現像
が達成されると現像を行う装置は直ちにその作動を停止
される。
【００１９】本発明方法では導電性の接触部断面は接触
孔及び溝を重ねることにより形成される。このようにし
て導電性の接触部断面の狭小化は回避され、また同時に
移行箇所における導体路と接触部の１００％の重複が保
証される。溝及び接触孔を一工程で満たすことにより接
触部と導体路との間の界面は回避される。最後に接触部
及び導体路を処理上絶縁層内に完全に埋込み、従って表
面の平坦性はこの処理によって劣化されることはない。
孔及び溝を重ねることにより形成される。このようにし
て導電性の接触部断面の狭小化は回避され、また同時に
移行箇所における導体路と接触部の１００％の重複が保
証される。溝及び接触孔を一工程で満たすことにより接
触部と導体路との間の界面は回避される。最後に接触部
及び導体路を処理上絶縁層内に完全に埋込み、従って表
面の平坦性はこの処理によって劣化されることはない。
【００２０】接触孔及び溝を満たすために均一な金属層
を全面的に析出し、これを導体路の外側で再び除去する
ことは本発明の枠内にある。絶縁層がほぼ平坦な表面を
有する時には、化学的に機械研磨を行うと（これは例え
ば米国特許第４９４４８３６号明細書から公知である）
好適である。
を全面的に析出し、これを導体路の外側で再び除去する
ことは本発明の枠内にある。絶縁層がほぼ平坦な表面を
有する時には、化学的に機械研磨を行うと（これは例え
ば米国特許第４９４４８３６号明細書から公知である）
好適である。
【００２１】基板の表面に対して平行に延びる導体路が
溝の深さを２倍したものよりも狭い幅を有する場合に
は、接触部と導体路の外側の金属層をマスクなしの異方
性エッチングにより除去することができる。
溝の深さを２倍したものよりも狭い幅を有する場合に
は、接触部と導体路の外側の金属層をマスクなしの異方
性エッチングにより除去することができる。
【００２２】
【実施例】本発明を実施例及び図面に基づき以下に詳述
する。
する。
【００２３】活性スイッチング素子を含み、その接触す
べき領域をその表面に有している基板１上に例えばＳｉ
Ｏ2からなる絶縁層２を施す（図１参照）。この絶縁層
２は例えば厚さ１５０μｍの未ドープのＣＶＤによるＳ
ｉＯ2層の析出、引続いての厚さ１２００ｎｍのＢＰＳ
Ｇ（ホウ燐珪酸ガラス）のＣＶＤ−ＳｉＯ2層の析出、
更に溶融により形成する。この溶融は例えば１０７２℃
で１０秒間の短時間熱処理により行う。
べき領域をその表面に有している基板１上に例えばＳｉ
Ｏ2からなる絶縁層２を施す（図１参照）。この絶縁層
２は例えば厚さ１５０μｍの未ドープのＣＶＤによるＳ
ｉＯ2層の析出、引続いての厚さ１２００ｎｍのＢＰＳ
Ｇ（ホウ燐珪酸ガラス）のＣＶＤ−ＳｉＯ2層の析出、
更に溶融により形成する。この溶融は例えば１０７２℃
で１０秒間の短時間熱処理により行う。
【００２４】絶縁層２上に接触孔マスク３を形成する
（図２参照）。それには例えば二層レジストを使用する
（ゼーバルト（Ｍ．Ｓｅｂａｌｄ）その他による文献
「Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ Ｅｎｇｉｎｅｅｒ
ｉｎｇ」１１、５３１、１９９０年及びゼーバルトその
他による文献ＳＰＩＥ第１２６２巻「Ａｄｖａｎｃｅｓ
ｉｎ Ｒｅｓｉｓｔ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ
Ｐｒｏｃｅｅｄｉｎｇｓ」ＶＩＩ、５２８、１９８０年
参照）。二層レジストは下部レジストと上部レジストに
なっている。絶縁層２の表面に下部レジストを塗布し、
加熱する。引続きこれに上部レジストを塗布する。更に
ｉ線露光、現像及びシリル化を行う。引続きＯ2プラズ
マ中で乾式現像により接触孔マスク３を完成する。乾式
現像は例えば１８０秒間で行われる。
（図２参照）。それには例えば二層レジストを使用する
（ゼーバルト（Ｍ．Ｓｅｂａｌｄ）その他による文献
「Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ Ｅｎｇｉｎｅｅｒ
ｉｎｇ」１１、５３１、１９９０年及びゼーバルトその
他による文献ＳＰＩＥ第１２６２巻「Ａｄｖａｎｃｅｓ
ｉｎ Ｒｅｓｉｓｔ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ
Ｐｒｏｃｅｅｄｉｎｇｓ」ＶＩＩ、５２８、１９８０年
参照）。二層レジストは下部レジストと上部レジストに
なっている。絶縁層２の表面に下部レジストを塗布し、
加熱する。引続きこれに上部レジストを塗布する。更に
ｉ線露光、現像及びシリル化を行う。引続きＯ2プラズ
マ中で乾式現像により接触孔マスク３を完成する。乾式
現像は例えば１８０秒間で行われる。
【００２５】下部レジストとして例えばＴＳＭＲ−８９
００タイプ（製造者：ＴｏｋｙｏＯｈｋａ Ｋｏｇｙｏ
Ｃｏ．Ｌｔｄ．）を、また上部レジストとして例えば
ＣＰ−３６５−Ａタイプ（製造者：Ｓｉｅｍｅｎｓ Ａ
Ｇ／Ｈｏｅｃｈｓｔ ＡＧ）を使用する。
００タイプ（製造者：ＴｏｋｙｏＯｈｋａ Ｋｏｇｙｏ
Ｃｏ．Ｌｔｄ．）を、また上部レジストとして例えば
ＣＰ−３６５−Ａタイプ（製造者：Ｓｉｅｍｅｎｓ Ａ
Ｇ／Ｈｏｅｃｈｓｔ ＡＧ）を使用する。
【００２６】異方性エッチング工程で絶縁層２内に接触
孔４を開ける（図３参照）。接触孔４の領域内では基板
１の表面は露出している。接触孔のエッチングは例えば
ＣＨ−Ｆ3／Ｏ2プラズマ中で２５分間行われる。
孔４を開ける（図３参照）。接触孔４の領域内では基板
１の表面は露出している。接触孔のエッチングは例えば
ＣＨ−Ｆ3／Ｏ2プラズマ中で２５分間行われる。
【００２７】接触孔マスクを除去した後、フォトレジス
ト層５を全面的に施す（図４参照）。フォトレジスト層
５は例えば同様に二層レジスト系から形成する（これは
ゼーバルト（Ｍ．Ｓｅｂａｌｄ）その他による文献「Ｍ
ｉｃｒｏｅｌｅｃｔｒｏｎｉｃＥｎｇｉｎｅｅｒｉｎ
ｇ」１１、５３１、１９９０年及びゼーバルトその他に
よる文献ＳＰＩＥ第１２６２巻「Ａｄｖａｎｃｅｓ ｉ
ｎ Ｒｅｓｉｓｔ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｐ
ｒｏｃｅｅｄｉｎｇｓ ＶＩＩ」５２８、１９８０年か
ら公知である）。このフォトレジスト層５の表面はほぼ
平坦である。フォトレジスト層５は下部レジストの塗
布、下部レジストの加熱及び上部レジストの塗布により
形成される。
ト層５を全面的に施す（図４参照）。フォトレジスト層
５は例えば同様に二層レジスト系から形成する（これは
ゼーバルト（Ｍ．Ｓｅｂａｌｄ）その他による文献「Ｍ
ｉｃｒｏｅｌｅｃｔｒｏｎｉｃＥｎｇｉｎｅｅｒｉｎ
ｇ」１１、５３１、１９９０年及びゼーバルトその他に
よる文献ＳＰＩＥ第１２６２巻「Ａｄｖａｎｃｅｓ ｉ
ｎ Ｒｅｓｉｓｔ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｐ
ｒｏｃｅｅｄｉｎｇｓ ＶＩＩ」５２８、１９８０年か
ら公知である）。このフォトレジスト層５の表面はほぼ
平坦である。フォトレジスト層５は下部レジストの塗
布、下部レジストの加熱及び上部レジストの塗布により
形成される。
【００２８】ｉ線露光、現像及びシリル化により、また
それに続くＯ2プラズマ中での乾式現像により導体路マ
スク６を形成する（図５参照）。その際Ｏ2プラズマ中
での乾式現像は露光された領域内の絶縁層の表面が露出
するまで行われる。それに対して接触孔４の底面にはフ
ォトレジストが残っている。
それに続くＯ2プラズマ中での乾式現像により導体路マ
スク６を形成する（図５参照）。その際Ｏ2プラズマ中
での乾式現像は露光された領域内の絶縁層の表面が露出
するまで行われる。それに対して接触孔４の底面にはフ
ォトレジストが残っている。
【００２９】導体路マスクを要求に応じて制御して現像
できるならば、導体路マスク６を上記のフォトレジスト
とは別のタイプのフォトレジストから形成してもよい。
できるならば、導体路マスク６を上記のフォトレジスト
とは別のタイプのフォトレジストから形成してもよい。
【００３０】エッチングマスクとして導体路マスク６を
使用して異方性エッチング工程で絶縁層２の露出部分を
逆エッチングする（図６参照）。その際接触孔４に重複
する溝７が形成される。
使用して異方性エッチング工程で絶縁層２の露出部分を
逆エッチングする（図６参照）。その際接触孔４に重複
する溝７が形成される。
【００３１】導体路マスク６の除去後絶縁層２内に形成
すべき接触部及び導体路のネガの接触孔パターンと溝パ
ターンを形成する。このパターンは接触孔マスクと導体
路マスクの重複したものである。例えば図６に示されて
いるように接触孔の縁に比べて導体路マスク６の整合精
度が僅かである場合個々の接触孔４の幅はそのままであ
る（図７参照）。導体路マスク６により部分的に覆われ
ているため（図６参照）、左側の接触孔４は右側の接触
孔４と同じ幅を下方領域で有している。右側の接触孔４
（図６参照）の導体路マスク６の整合精度は溝を拡張す
る作用をする。両方の接触孔４の上方で溝は何れにして
も１００％重なる。
すべき接触部及び導体路のネガの接触孔パターンと溝パ
ターンを形成する。このパターンは接触孔マスクと導体
路マスクの重複したものである。例えば図６に示されて
いるように接触孔の縁に比べて導体路マスク６の整合精
度が僅かである場合個々の接触孔４の幅はそのままであ
る（図７参照）。導体路マスク６により部分的に覆われ
ているため（図６参照）、左側の接触孔４は右側の接触
孔４と同じ幅を下方領域で有している。右側の接触孔４
（図６参照）の導体路マスク６の整合精度は溝を拡張す
る作用をする。両方の接触孔４の上方で溝は何れにして
も１００％重なる。
【００３２】金属化面を仕上げるため均一な金属層８を
全面的に析出する（図８参照）。それには例えばスパッ
タリングにより厚さ２０ｎｍのＴｉ及び厚さ１００ｎｍ
のＴｉＮからなる接着層を施す。この接着層を例えばＮ
2雰囲気中で７１５℃で２０秒間焼結した後ＣＶＤによ
りタングステンの析出を行う。
全面的に析出する（図８参照）。それには例えばスパッ
タリングにより厚さ２０ｎｍのＴｉ及び厚さ１００ｎｍ
のＴｉＮからなる接着層を施す。この接着層を例えばＮ
2雰囲気中で７１５℃で２０秒間焼結した後ＣＶＤによ
りタングステンの析出を行う。
【００３３】金属化面を仕上げるために溝７及び接触孔
４の外側の金属層を逆エッチングする。この金属層８の
逆エッチングは例えばタングステンの析出の直後にＳＦ
6中でその場で逆エッチングすることにより行われる。
最後に接着層を溝７及び接触孔４の外側の絶縁層２の表
面が露出するまで逆エッチングする。接触孔４内の金属
層８の残分は接触部を形成し、溝７内の金属層８の残分
は導体路を形成する。
４の外側の金属層を逆エッチングする。この金属層８の
逆エッチングは例えばタングステンの析出の直後にＳＦ
6中でその場で逆エッチングすることにより行われる。
最後に接着層を溝７及び接触孔４の外側の絶縁層２の表
面が露出するまで逆エッチングする。接触孔４内の金属
層８の残分は接触部を形成し、溝７内の金属層８の残分
は導体路を形成する。
【００３４】タングステンを析出するには例えばコラー
（Ｋ．Ｋｏｌｌｅｒ）その他による文献「Ａｐｐｌｉｅ
ｄ Ｓｕｒｆａｃｅ Ｓｃｉｅｎｃｅ」５３、５４、１
９９１年から公知である処理法が特に適している。
（Ｋ．Ｋｏｌｌｅｒ）その他による文献「Ａｐｐｌｉｅ
ｄ Ｓｕｒｆａｃｅ Ｓｃｉｅｎｃｅ」５３、５４、１
９９１年から公知である処理法が特に適している。
【００３５】図１０及び１１に基づき接触孔マスクＫと
導体路マスクＬの重複について以下に詳述する。接触孔
マスクＫはそれぞれ破線の外囲線により表されている。
導体路マスクＬは一点鎖線の外囲線により表されてい
る。図１０には接触孔マスクＫと導体路マスクＬが互い
に理想的に整合されている場合が示されている。導体路
マスクＬは接触孔Ｋと同じ幅を有しており、接触孔マス
クＫの上に直接配設されている。本発明方法では接触孔
マスクＫと導体路マスクＬのこの配列は実線の外囲線で
示されている金属化物Ｍの断面になるものである。
導体路マスクＬの重複について以下に詳述する。接触孔
マスクＫはそれぞれ破線の外囲線により表されている。
導体路マスクＬは一点鎖線の外囲線により表されてい
る。図１０には接触孔マスクＫと導体路マスクＬが互い
に理想的に整合されている場合が示されている。導体路
マスクＬは接触孔Ｋと同じ幅を有しており、接触孔マス
クＫの上に直接配設されている。本発明方法では接触孔
マスクＫと導体路マスクＬのこの配列は実線の外囲線で
示されている金属化物Ｍの断面になるものである。
【００３６】図１１は接触孔マスクＫと導体路マスクＬ
に実際には回避できない程度の不整合がある場合を示
す。接触孔マスクＫは同様に破線の外囲線で表されてお
り、導体路マスクＬは一点鎖線の外囲線で、またその結
果として生じる金属化物Ｍの断面は実線で表されてい
る。金属化物Ｍの断面は接触孔マスクＫと導体路マスク
Ｌの重なりである。接触孔マスクＫの断面も導体路マス
クＬの断面も削減されない。それどころか接触孔が導体
路の縁にあるため、導体路の断面は接触孔の重なりだけ
拡大される。何れにしろ接触部と導体路との間の１００
％の重なりは保証されている。接触部が導体路の端部に
配置されている場合に限って、導体路マスクＬが接触孔
マスクＫに対してｘ軸方向にもｙ軸方向にも移動された
場合に電流の流れを狭めることができる。この場合につ
いては図１１に矢印Ｅで示されている。
に実際には回避できない程度の不整合がある場合を示
す。接触孔マスクＫは同様に破線の外囲線で表されてお
り、導体路マスクＬは一点鎖線の外囲線で、またその結
果として生じる金属化物Ｍの断面は実線で表されてい
る。金属化物Ｍの断面は接触孔マスクＫと導体路マスク
Ｌの重なりである。接触孔マスクＫの断面も導体路マス
クＬの断面も削減されない。それどころか接触孔が導体
路の縁にあるため、導体路の断面は接触孔の重なりだけ
拡大される。何れにしろ接触部と導体路との間の１００
％の重なりは保証されている。接触部が導体路の端部に
配置されている場合に限って、導体路マスクＬが接触孔
マスクＫに対してｘ軸方向にもｙ軸方向にも移動された
場合に電流の流れを狭めることができる。この場合につ
いては図１１に矢印Ｅで示されている。
【図１】絶縁層を施された基板の断面図。
【図２】絶縁層の表面に接触孔マスク施した断面図。
【図３】接触孔をエッチングした後の基板の断面図。
【図４】導体路マスクを形成するためのフォトレジスト
層析出後の基板の断面図。
層析出後の基板の断面図。
【図５】導体路マスクを施された基板の断面図。
【図６】溝をエッチングした後の基板の断面図。
【図７】導体路マスク除去後の基板の断面図。
【図８】金属層析出後の基板の断面図。
【図９】接触孔及び溝の外側の金属層除去後の基板の断
面図。
面図。
【図１０】完全に相互に調整されている接触孔マスクと
導体路マスクの上面図。
導体路マスクの上面図。
【図１１】相互に調整されていない接触孔マスクと導体
路マスクの上面図。
路マスクの上面図。
１ 基板 ２ 絶縁層 ３ 接触孔マスク ４ 接触孔 ５ フォトレジスト層 ６ 導体路マスク ７ 溝 ８ 金属層 Ｋ 接触孔マスク Ｌ 導体路マスク Ｍ 金属化物 Ｅ 電流の流れの狭窄部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 29/784
Claims (10)
- 【請求項１】 表面に接触すべき領域を有する基板
（１）上に絶縁層（２）を全面的に施し、 この絶縁層（２）内に接触孔（４）を開け、その中では
接触すべき領域の表面が露出されており、 導体路マスク（６）を形成するためにフォトレジスト層
（５）を全面的に施し、この層を露光及び現像し、その
結果露光された領域内では接触孔内の接触すべき領域の
表面はフォトレジストで覆われたままにし、一方露光さ
れた領域内の絶縁層（２）の表面は露出されており、 エッチングマスクとして導体路マスク（６）を使用して
絶縁層（２）内に基板（１）の表面に対して垂直に延び
る導体路の長さに相応する深さの溝（７）をエッチング
し、 導体路マスク（６）の除去後接触部及び導体路を形成す
るために接触孔（４）及び溝（７）を金属（８）で満た
す、 ことを特徴とする接触部及びこれらの接触部を接続する
導体路を有する金属化面の製造方法。 - 【請求項２】 接触孔（４）を形成するために１エッチ
ング工程でエッチングマスクとして接触孔マスク（３）
の使用下に絶縁層（２）を完全にエッチングし、導体路
マスク（６）を形成する前に接触孔マスク（３）を除去
することを特徴とする請求項１記載の方法。 - 【請求項３】 乾式現像可能のレジストから導体路マス
ク（６）を作るためにフォトレジスト層（５）を形成す
ることを特徴とする請求項１又は２記載の方法。 - 【請求項４】 下部層と上部層を有する二層系からなる
フォトレジストマスク（５）を形成し、露光後上部層を
現像及びシリル化し、下部層を乾式現像し、その際乾式
現像時間によって接触孔（４）内に残留するフォトレジ
ストの量を調整することを特徴とする請求項３記載の方
法。 - 【請求項５】 乾式現像をＯ2 プラズマ中で行うことを
特徴とする請求項４記載の方法。 - 【請求項６】 下部層を平坦化された吸収性の光に鈍感
なレジストから、また上部層を光に敏感なレジストから
形成することを特徴とする請求項４又は５記載の方法。 - 【請求項７】 接触孔（４）及び溝（７）を満たすため
に接触部及び導体路に均一な金属層（８）を全面的に析
出し、これを接触部及び導体路の外側で再び除去するこ
とを特徴とする請求項１ないし６の１つに記載の方法。 - 【請求項８】 絶縁層（２）がほぼ平坦な表面を有し、
接触部及び導体路の外側の金属層（８）を化学的機械的
研磨により除去することを特徴とする請求項７記載の方
法。 - 【請求項９】 基板（１）の表面に対して平行に延びる
導体路が溝（７）の深さの２倍に満たない幅を有してお
り、接触部及び導体路の外側の金属層（８）をマスクな
しの異方性エッチングにより除去することを特徴とする
請求項７記載の方法。 - 【請求項１０】 金属層（８）をタングステンを均一に
析出することにより形成することを特徴とする請求項７
ないし９の１つに記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4301260 | 1993-01-19 | ||
| DE4301260.4 | 1993-01-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06244290A true JPH06244290A (ja) | 1994-09-02 |
Family
ID=6478464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6017915A Withdrawn JPH06244290A (ja) | 1993-01-19 | 1994-01-17 | 接触部及び導体路を有する金属化面の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5422309A (ja) |
| EP (1) | EP0609496B1 (ja) |
| JP (1) | JPH06244290A (ja) |
| DE (1) | DE59308407D1 (ja) |
| TW (1) | TW288190B (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3069468B2 (ja) * | 1993-06-14 | 2000-07-24 | 株式会社東芝 | 半導体装置の製造方法 |
| US6268661B1 (en) | 1999-08-31 | 2001-07-31 | Nec Corporation | Semiconductor device and method of its fabrication |
| US6033977A (en) * | 1997-06-30 | 2000-03-07 | Siemens Aktiengesellschaft | Dual damascene structure |
| US6326296B1 (en) | 1998-07-01 | 2001-12-04 | Taiwan Semiconductor Manufacturing Company | Method of forming dual damascene structure with improved contact/via edge integrity |
| US6020255A (en) * | 1998-07-13 | 2000-02-01 | Taiwan Semiconductor Manufacturing Company | Dual damascene interconnect process with borderless contact |
| US6323118B1 (en) | 1998-07-13 | 2001-11-27 | Taiwan Semiconductor For Manufacturing Company | Borderless dual damascene contact |
| US6406995B1 (en) | 1998-09-30 | 2002-06-18 | Intel Corporation | Pattern-sensitive deposition for damascene processing |
| US6649515B2 (en) | 1998-09-30 | 2003-11-18 | Intel Corporation | Photoimageable material patterning techniques useful in fabricating conductive lines in circuit structures |
| US6165898A (en) * | 1998-10-23 | 2000-12-26 | Taiwan Semiconductor Manufacturing Company | Dual damascene patterned conductor layer formation method without etch stop layer |
| TW406369B (en) * | 1998-12-18 | 2000-09-21 | United Microelectronics Corp | Method for manufacturing damascene |
| AU5790800A (en) * | 1999-06-30 | 2001-01-31 | Intel Corporation | Method of protecting an underlying wiring layer during dual damascene processing |
| US6124197A (en) | 1999-10-01 | 2000-09-26 | Advanced Micro Devices, Inc. | Adjusting the size of conductive lines based upon contact size |
| US6812130B1 (en) | 2000-02-09 | 2004-11-02 | Infineon Technologies Ag | Self-aligned dual damascene etch using a polymer |
| US6461963B1 (en) | 2000-08-30 | 2002-10-08 | Micron Technology, Inc. | Utilization of disappearing silicon hard mask for fabrication of semiconductor structures |
| US6518643B2 (en) | 2001-03-23 | 2003-02-11 | International Business Machines Corporation | Tri-layer dielectric fuse cap for laser deletion |
| US6566242B1 (en) | 2001-03-23 | 2003-05-20 | International Business Machines Corporation | Dual damascene copper interconnect to a damascene tungsten wiring level |
| US6821896B1 (en) | 2001-05-31 | 2004-11-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method to eliminate via poison effect |
| US7200629B2 (en) * | 2002-01-04 | 2007-04-03 | Infineon Technologies Ag | Apparatus and method for Fast Hadamard Transforms |
| US20050230262A1 (en) * | 2004-04-20 | 2005-10-20 | Semitool, Inc. | Electrochemical methods for the formation of protective features on metallized features |
| US6887785B1 (en) | 2004-05-13 | 2005-05-03 | International Business Machines Corporation | Etching openings of different depths using a single mask layer method and structure |
| US9329486B2 (en) | 2005-10-28 | 2016-05-03 | Dynaloy, Llc | Dynamic multi-purpose composition for the removal of photoresists and method for its use |
| US7632796B2 (en) * | 2005-10-28 | 2009-12-15 | Dynaloy, Llc | Dynamic multi-purpose composition for the removal of photoresists and method for its use |
| US20070243773A1 (en) * | 2005-10-28 | 2007-10-18 | Phenis Michael T | Dynamic multi-purpose composition for the removal of photoresists and method for its use |
| US8263539B2 (en) * | 2005-10-28 | 2012-09-11 | Dynaloy, Llc | Dynamic multi-purpose composition for the removal of photoresists and methods for its use |
| US20100104824A1 (en) * | 2006-10-23 | 2010-04-29 | Phenis Michael T | Dynamic multi-purpose composition for the removal of photoresists |
| US8136224B1 (en) | 2008-05-15 | 2012-03-20 | Western Digital (Fremont), Llc | Method and system for providing a perpendicular magnetic recording head utilizing a mask having an undercut line |
| TWI450052B (zh) * | 2008-06-24 | 2014-08-21 | Dynaloy Llc | 用於後段製程操作有效之剝離溶液 |
| TWI539493B (zh) | 2010-03-08 | 2016-06-21 | 黛納羅伊有限責任公司 | 用於摻雜具有分子單層之矽基材之方法及組合物 |
| FR2974194B1 (fr) | 2011-04-12 | 2013-11-15 | Commissariat Energie Atomique | Procede de lithographie |
| US9158202B2 (en) | 2012-11-21 | 2015-10-13 | Dynaloy, Llc | Process and composition for removing substances from substrates |
| US10249621B2 (en) * | 2016-12-15 | 2019-04-02 | Texas Instruments Incorporated | Dummy contacts to mitigate plasma charging damage to gate dielectrics |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4944836A (en) * | 1985-10-28 | 1990-07-31 | International Business Machines Corporation | Chem-mech polishing method for producing coplanar metal/insulator films on a substrate |
| US4789648A (en) * | 1985-10-28 | 1988-12-06 | International Business Machines Corporation | Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias |
| US4987099A (en) * | 1989-12-29 | 1991-01-22 | North American Philips Corp. | Method for selectively filling contacts or vias or various depths with CVD tungsten |
| DE69105753T2 (de) * | 1990-11-15 | 1995-05-24 | Ibm | Herstellungsmethode einer dünnschichtmehrlagenstruktur. |
| US5262354A (en) * | 1992-02-26 | 1993-11-16 | International Business Machines Corporation | Refractory metal capped low resistivity metal conductor lines and vias |
-
1993
- 1993-10-26 EP EP93117357A patent/EP0609496B1/de not_active Expired - Lifetime
- 1993-10-26 DE DE59308407T patent/DE59308407D1/de not_active Expired - Fee Related
- 1993-12-16 US US08/167,020 patent/US5422309A/en not_active Expired - Lifetime
-
1994
- 1994-01-17 JP JP6017915A patent/JPH06244290A/ja not_active Withdrawn
- 1994-03-28 TW TW083102714A patent/TW288190B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0609496A1 (de) | 1994-08-10 |
| TW288190B (ja) | 1996-10-11 |
| EP0609496B1 (de) | 1998-04-15 |
| DE59308407D1 (de) | 1998-05-20 |
| US5422309A (en) | 1995-06-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06244290A (ja) | 接触部及び導体路を有する金属化面の製造方法 | |
| US4933303A (en) | Method of making self-aligned tungsten interconnection in an integrated circuit | |
| US5514622A (en) | Method for the formation of interconnects and landing pads having a thin, conductive film underlying the plug or an associated contact of via hole | |
| JPH0779106B2 (ja) | 半導体集積回路の製造方法 | |
| EP0895283B1 (en) | Method of forming multi-level coplanar metal/insulator films using dual damascene with sacrificial flowable oxide | |
| JPH09153545A (ja) | 半導体装置及びその製造方法 | |
| JPH08191047A (ja) | 絶縁体層の金属フィーチャを作成する方法 | |
| EP0370935A2 (en) | Method of forming conductive lines and studs | |
| JPH0645329A (ja) | 高集積半導体装置およびその製造方法 | |
| JPH1032250A (ja) | 固体素子のデバイス素子に誘電性層を通る接触孔を形成させる方法 | |
| JPH08203876A (ja) | パターン形成方法 | |
| US5693562A (en) | Method for forming a barrier metal film with conformal step coverage in a semiconductor integrated circuit | |
| JP4082812B2 (ja) | 半導体装置の製造方法および多層配線構造の形成方法 | |
| US5866484A (en) | Semiconductor device and process of producing same | |
| JP3120754B2 (ja) | 半導体装置およびその製造方法 | |
| JP3408746B2 (ja) | 半導体装置の製造方法 | |
| JPH0750694B2 (ja) | 導電層形成方法 | |
| KR100460064B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| US5514625A (en) | Method of forming a wiring layer | |
| JPH10189709A (ja) | 集積回路装置の製造方法 | |
| JPH0435048A (ja) | 半導体装置の多層配線形成方法 | |
| JP2001257260A (ja) | 配線形成方法 | |
| US20240162087A1 (en) | Mandrel-pull-first interconnect patterning | |
| KR100191710B1 (ko) | 반도체 소자의 금속 배선 방법 | |
| JPH0250477A (ja) | メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010403 |