JPH0250477A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、コンタクトプログラム方式のマスク１？ＯＭ
と称されており、トランジスタの不純物拡散領域へのコ
ンタクトの有無が記憶情報に対応しているメモリ装置に
関するものである。

〔発明の概要〕

本発明は、上記の様なメモリ装置において、トランジス
タの不純物拡散領域の上層に配線層を設けておき、不純
物拡散領域へ達すると共に配線層の側壁を露出させるコ
ンタクトホールの形成とこのコンタクトホールへの導電
層の埋込みとで記憶情報を書き込むことによって、Ｔへ
Ｔを短縮し且つ高い信頼性を得ることができる様にした
ものである。

〔従来の技術〕

コンタクトプログラム方式のマスクＲＯＭでは、従来は
、第１Ａ図に示す様に、Ｓｉ基板１１にトランジスタ１
２とパッシベーション膜としての５ｉＮｌｔＪ１３とり
フロー膜としてのＡｓ５Ｇ膜１４とを形成し、このＡｓ
５Ｇ膜１４をリフローさせた状態でウェハを保管してい
た。

そして、ユーザからコードデータを受けてがら、記憶情
報を書き込むために、Ｓｉ基板１１中の不純物拡散領域
であるソース・ドレイン領域１５に達するコンタクトホ
ール（図示せず）をへｓＳＧ膜１４及びＳｉＮ膜１３に
形成し、このコンタクトホールを埋めてへ１６１！線（
図示せず）をバターニングし、更にメモリ装置を完成さ
せるまでの各種工程を行っていた。

〔発明が解決しようとする！！ｌ！題〕ところが、ＡＩ
配線のパターニングには、Ａｊ！のスパッタリング、レ
ジストの塗布及ヒバターニング、＾ｌのエツチング、及
びレジストの除去等の多くの工程が必要である。

従って、上述の様な従来のマスクＲＯＭでは、ＴＡＴ　
（ｔｕｒｎ　ａｒｏｕｎｄ　ｔｉｍｅ−ユーザからコー
ドデータを受けてから、製品を納入するまでに要する期
日）が長く、その分だけ商品性も低い。

〔課題を解決するための手段〕

本発明によるメモリ装置は、不純物拡散領域１５の上層
に設けられている配線層１６と、選択的に形成されてお
り前記不純物拡散領域１５．へ達すると共に前記配線１
１！！１６の側壁を露出させているコンタクトホール２
１と、このコンタクトホール２１を埋めて前記配線層１
６と前記不純物拡散領域１５とをコンタクトさせている
導電層２２とを夫々具備し、前記コンタクトホール２１
の形成と前記導電層２２の埋込みとによって記憶情報が
書き込まれている。

〔作用〕

本発明によるメモリ装置では、コンタクトホール２１の
形成とこのコンタクトホール２１へノ導電層２２の埋込
みとによって記憶情報が書き込まれているので、記憶情
報の書込みに先立って配線ＰＩ１１６をパターニングし
ておくことができる。

従って、コンタクトホール２１への導電層２２の埋込み
を選択的に行う様にすれば、コンタクトホール２１を埋
めて配線層１６をバターニングする場合に比べて、記憶
情報の８込みに要する工程が少ない。

また、導電Ｎｉ２２がコンタクトホール２１を埋めて配
線層１６と不純物拡散領域１５とをコンタクトさせてい
るので、配線層１６がコンタクトホール２１を埋める場
合に比べて、配線Ｎ１６の段差被覆性が良い。また、４
電層２２をバリアメタルとすることもできる。

〔実施例〕

以下、本発明の一実施例を第１図を参照しながら説明す
る。

第１図は、本実施例の製造工程を示している。

本実施例でも、第１Ａ図の工程までは、上述の従来例と
同様に行う。

その後、本実施例では、第１Ｂ図に示す様に、ソース・
ドレイン領域１５の上層にも位置しているがこのソース
・ドレイン領域１５には接続されていないＡｌ配線１６
をＡｓ５Ｇ膜１４上にパターニングし、更にオーバコー
ト膜としてのＰＳＧ膜１７をＣＶＤで比較的薄く堆積さ
せる。

本実施例では、第１Ｂ図の状態でウェハを保管しておき
、ユーザからコードデータを受けてから、記ｔＱ情報を
占き込むために、第１Ｂ図よりも後の工程を行う。

即ち、ユーザからコードデータを受けると、ＰＳＧ膜１
膜上７上ジストの塗布及びバターニングを行って、プロ
グラム用のコンタクトマスク（図示せず）をまず形成す
る。

そして、このコンタクトマスクを用いたエツチングによ
って第１Ｃ図に示す様にコンタクトホール２゛１を形成
し、その後にコンタクトマスクラ除去する。

コンタクトホール２１はＰＳＧ膜１７、Ａ１配線１６、
へｓＳＧ膜１４、及びＳｉＮ膜１３を貫通してソース・
ドレイン領域１５に達しており、従って、Ａｌ配線１６
の側壁が露出している。

次に、タングステンの選択ＣＶＤを行って、第１Ｄ図に
示す様にコンタクトホール２１をタングステン２２で埋
める。この結果、ＡｌＩ３１ｌ！線１６とソース・ドレ
イン領域１５とは、タングステン２２を介して互いにコ
ンタクトされる。

なおタングステンの選択ＣＶＤは、タングステンの堆積
速度がＳｉや金属表面の上で太き（Ｓｉ酸化膜等の絶縁
膜の上では小さいことを利用している（例えば、［月刊
Ｓｅｎ＋１ｃｏｎｄｕｃｔｏｒ　Ｗｏｒｌｄ　Ｊプレス
ジャーナル社（１９８７，１０）ｐ、８８〜９３）。

つまり、コンタクトホール２１内では５ｔＪＪ板１１の
表面が露出しているので、タングステン２２は専らこの
コンタクトホール２１内に堆積する。

但し、Ｓｉ酸化膜であるＰＳＧＩＦＪ１７上にもタング
ステン２２が僅かに堆積するので、選択ＣＶＤの後にタ
ングステン２２をライトエツチングする。

次に、第１Ｅ図に示す様に、ＰＳＧ膜２３をＣＶＤで堆
積させる。このＰＳＧＩ！Ｊ２３は、ＰＳＧｎ桑１７と
の合計の厚さが７０００人程度となる様に堆積させる。

その後は、従来のメモリ装置と同様に、オーバコート膜
としてのプラズマ５ｉＮＩＱ２４をＣＶＤで堆積させ、
Ａｌ配線１６に対する電極パラ）′用の開口（図示せず
）を形成し、ＡＩシンタを行う。

以上の様な本実施例では、コンタクトホール２１の形成
とタングステン２２の選択ＣＶＤ及びライトエツチング
とによって記憶情報が書き込まれており、Ａｌ配線１６
のパターニングは記憶情報の書込みに先立って既に行わ
れている。

従って、コンタクトホールの形成と既述の様に多くの工
程が必要な＾ｌ配線のパターニングとによって記憶情報
が書き込まれている従来例に比べて、本実施例ではＴＡ
Ｔが短い。

また、タングステン２２がコンタクトホール２１を埋め
ているので、たとえＡｓ５Ｇ膜１４のリフローを行わな
くても、ＡＩ配線がコンタクトホールを埋めている従来
例に比べて、へｌ配線１６の段差被覆性が良い、従って
、従来例に比べて本実施例では信頼性が高い。

また、ｌ配線１６とＳｉ基板ＩＩとの間にタングステン
２２が介在しており、このタングステン２２７！ｌ＜バ
リアメタルとして機能する。従って、ｉ配線とＳｉ基板
とが直接にコンタクトしている従来例に比べて、本実施
例では更に信頼性が高い。

なお、本実施例ではコンタクトホール２１を埋めるため
にタングステン２２を用いているが、タングステン２２
以外の高融点金属であって選択ＣＶＤが可能なものを用
いてもよい。

また、タングステン２２との整合性のために、ＡＩ！配
線１６の代りに多結晶ｓｉ配線やタングステン配線等を
用いてもよい。

【図面の簡単な説明】

第１図は本発明の一実施例の製造工程を順次に示す側断
面図である。 なお図面に用いた符号において、 １２−・−・−・−・・−・−・・・トランジスタ１５
・・・・・−・・−・−・・−・・・ソース・ドレイン
領域１６・・−・・−・・・・・−・−・−Ａｌ配線２
１−・・・−・・・・・・・・・・・・−・−コンタク
トホール２２・・・−・・−・・・・−・−・・タング
ステンである。

Claims (1)

1. 【特許請求の範囲】 トランジスタの不純物拡散領域へのコンタクトの有無が
   記憶情報に対応しているメモリ装置において、 前記不純物拡散領域の上層に設けられている配線層と、 選択的に形成されており前記不純物拡散領域へ達すると
   共に前記配線層の側壁を露出させているコンタクトホー
   ルと、 このコンタクトホールを埋めて前記配線層と前記不純物
   拡散領域とをコンタクトさせている導電層とを夫々具備
   し、 前記コンタクトホールの形成と前記導電層の埋込みとに
   よって前記記憶情報が書き込まれているメモリ装置。