JP3745460B2 - 半導体装置の配線形成方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、特に高段差のコンタクトホールの埋め込みに最も好適な半導体装置の配線形成方法に関するものである。
【０００２】
【従来の技術】
半導体基板と導電層とを電気的に接続させるためのコンタクトホールは、半導体基板の上に形成された層間絶縁層を部分的にエッチングすることにより半導体基板の表面の一部を露出させることにより形成される。
電子機器の高速化、多機能化及び小型化のために、半導体装置の集積度は高まるにつれて、セルの面積が縮小してコンタクトホールの大きさも縮小し、接触抵抗はかえって増えつつある。従って、このような半導体装置の高集積化によりアスペクト比は増え、高段差のコンタクトホールの埋め込み及び配線のための技術が必要とされている。
【０００３】
高段差のコンタクトホールを埋め込むための方法としては、選択的タングステン工程、ブランケット−タングステン工程、レーザリフロー工程、高温蒸着工程及びアルミニウムリフロー工程などが一般に用いられている。しかしながら、最近はＬＴＳ（Long Throw Sputtering ）工程あるいは高圧リフロー工程が用いられる。
【０００４】
前記のＬＴＳ工程の場合は、ターゲットとウェーハとの距離を増やして段差−塗布性を向上させ、コンタクトホールの埋め込み能力の向上を図っている。しかしながら、コンタクトホールを埋め込む導電物質の蒸着速度の低下と、蒸着後のコンタクトホールの中心部と縁部との非対称によりボイドが形成される可能性が高く、段差４以上のコンタクトホールにおける埋め込みには限界がある。
【０００５】
前記高圧リフロー工程は、コンタクトホールにアルミニウムＡｌを５０００Å以上に厚く蒸着したのち、ウェーハに４００℃のチャンバで６００ＭＰａの高圧を加えることにより、段差１０以上の高段差のコンタクトホールを埋め込む技術である。
現在、一般に用いられる高圧リフロー工程を用いたコンタクトホールの埋め込み技術を説明すると、次のとおりである。絶縁層の蒸着後、写真エッチング工程を経て前記層間絶縁層にコンタクトホールを形成し、該コンタクトホールをフッ化水素（ＨＦ）を用いて洗浄した後、障壁層及びアルミニウムを蒸着してから（図１Ａ参照）、蒸着されたアルミニウムに高温、高圧を加えアルミニウムをリフローする（図１Ｂ参照）。図１Ａ及び図１Ｂの参照符号１０は半導体基板を、１２は絶縁層を、１４は障壁層を、１６はアルミニウム層を示す。
【０００６】
前記高圧リフロー工程においては、初期のアルミニウム蒸着工程でコンタクトホールの上部にアルミニウムブリッジが形成されなければ、後続の高圧工程でコンタクトホールの埋め込みができなくなる。しかしながら、サイズの大きいコンタクトホールの場合、アルミニウム蒸着の際にブリッジの形成が困難になり、これにより後続の高圧リフロー工程の後、コンタクトホール内にボイドＡが発生する問題がある（図１Ｂ参照）。したがって、高圧リフロー工程はブリッジが形成されない大きさのコンタクトホールの埋め込みには不向きであるという短所がある。
【０００７】
一方、半導体装置の配線構造の多層化によりコンタクトホールのアスペクト比は増え、ことにより配線層の非平坦化、不良の段差塗布性、金属短絡、低収率及び信頼性の劣化などの問題が生ずる。したがって、最近ではこの問題点を解決するために新たな配線技術として、後続の平坦化工程が容易で経済性面から有利なダマシーン（Ｄａｍａｓｃｅｎｅ）技術が用いられている。該工程によると、平坦な絶縁膜をエッチングしてビア（ｖｉａ）を形成した後、前記ビアを金属にて埋め込み前記絶縁膜上の過度な金属層をＣＭＰ方法で取り除く。
【０００８】
Ｄａｍａｓｃｅｎｅ工程のための材料としては、アルミニウムと化学気相蒸着（ＣＶＤ）によるタングステンが多用されている。
ＣＶＤタングステンの場合は、接着層として用いられるチタンナイトライド膜がフッ化タングステン（ＷＦ6 ）ガスによりリフティングされる現象が発生する。かつ、ＣＶＤタングステンの蒸着時の典型的な特性である割れ目により、ＣＭＰを用いる平坦化工程のときに金属ラインの中間に一定の欠陥が存在する短所がある。
【０００９】
アルミニウムの場合には、スパッタリングの弱点である段差塗布性の不良によりコンタクトホールを完全に埋め込めず、ボイドＢ（図２参照）が発生する問題がある。
【００１０】
【発明が解決しようとする課題】
本発明の目的は、コンタクトホール内のボイドの発生を防止して信頼性のある半導体装置の配線形成方法を提供することにある。
本発明の他の目的は、サイズの大きいコンタクトホールの埋め込みに適する半導体装置の配線形成方法を提供することにある。
【００１１】
【課題を解決するための手段】
前記目的を達成するために本発明による半導体装置の配線形成方法は、（ａ）平坦な絶縁層にコンタクトホールを形成する工程と、（ｂ）前記コンタクトホールの形成された結果物の上に、スパッタリング方法を用いて、前記コンタクトホールの上部でオーバーハングが形成される程度の厚さで金属層を形成する工程と、（ｃ）前記金属層を高圧リフローすることにより前記コンタクトホールを埋め込む工程とを含み、前記工程（ａ）は、（ａ−１）前記平坦な絶縁層上に、スタッドを形成するようパターニングした第１マスク層を形成し、更に該第１マスク層上に、相互接続ラインを形成するようパターニングした第２マスク層を形成する工程と、（ａ−２）前記第２マスク層をエッチングマスクとしてエッチングを行なって、前記コンタクトホールを形成すると共に、相互接続ラインを形成する領域の前記第１マスクを除去する工程と、（ａ−３）前記第１マスク層をエッチングマスクとしてエッチングを行なって、前記コンタクトホールを完全にすると共に、少なくとも前記コンタクトホールの開口に隣接する前記絶縁層をエッチングして相互接続ラインを形成する工程とを含むことを特徴とする。
【００１２】
本発明において、前記工程（ａ）では、二重ダマシーン（Dual Damascene) によりコンタクトホールを形成することが望ましい。また、前記工程（ｂ）で前記金属層はコンタクトホールの上部でオーバーハングが形成される程度の厚さで蒸着することが望ましい。また、前記金属層はアルミニウム及びアルミニウム合金よりなる群から選ばれた１つの物質で形成されることが望ましい。また、前記金属層は常温以上の温度で蒸着することが望ましい。
【００１３】
前記目的を達成するために本発明の他の配線形成方法は、（ａ）半導体基板の上に第１，第２絶縁層を順次に形成する工程と、（ｂ）前記第２絶縁層及び第１絶縁層を部分的にエッチングしてコンタクトホールを形成する工程と、（ｃ）前記コンタクトホールにより露出された部分の第１，第２絶縁層をフッ化水素でエッチングして前記コンタクトホールの上部に突起を形成する工程と、（ｄ）前記工程（ｃ）で形成された結果物の上に金属物質を蒸着する工程と、（ｅ）前記金属物質を高圧リフローすることによりコンタクトホールを埋め込む工程とを含むことを特徴とする。
【００１４】
本発明において、前記コンタクトホールは底面の大きさが０．７μｍ以下であり、アスペクト比は２以上であることが望ましい。また、前記第２絶縁層はフッ化水素溶液に対して前記第１絶縁層を構成する物質とは異なるエッチング率を有する物質で形成されることが望ましい。また、前記第２絶縁層はフッ化水素溶液に対して前記第１絶縁層を構成する物質より低いエッチング率を有する物質で形成されることが望ましい。また、前記第１絶縁層はＢＰＳＧ（ boron-phosphorus silicate）及びＵＳＧ（ undoped silicate glass ）よりなる群から選ばれたいずれか一つの物質で形成され、前記第２絶縁層はシリコン窒化膜及びＰＥーシランよりなる群から選ばれたいずれか一つの物質で形成されることが望ましい。また、前記第２絶縁層の上にフッ化水素に対して前記第２絶縁層とは異なるエッチング率を有する物質で構成された１層以上の絶縁層を形成することが望ましい。また、前記第２絶縁層の上に第１絶縁層を構成する物質よりなる第３絶縁層を形成することが望ましい。また、前記第３絶縁層は、前記第１絶縁層の厚さより薄いことが望ましい。また、前記工程（ｄ）の前に、前記コンタクトホールが形成された結果物の上に障壁層を形成する工程をさらに含むことが望ましい。また、前記障壁層はチタン及びチタンナイトライドよりなる群から選ばれたいずれか一つの物質で５００Å以上の厚さで形成されることが望ましい。また、前記金属層はアルミニウム及びマルミニウム合金よりなる群から選ばれたいずれか一つの物質で２０００Å以上の厚さで形成されることが望ましい。
【００１５】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施の形態を詳細に説明する。
図３Ａ〜図３Ｅ乃至図４Ａ〜図４Ｄは、本実施の形態による配線形成方法を説明するための断面図である。
＜第１実施の形態＞
本発明の第１実施の形態による配線形成方法は、二重Ｄａｍａｓｃｅｎｅ工程を用いてコンタクトホールの形成及びアルミニウムを塗布する工程と、高圧リフロー方法を用いたコンタクトホールの埋め込み技術を採用する。第１実施の形態によると、高いアスペクト比を有し平坦な配線を求める高集積素子の製造が可能となる。
【００１６】
図３Ａ乃至図３Ｅは、本第１実施の形態による配線形成方法を説明するための断面図である。
図３Ａは、第１マスク層３４及び第２マスク層３６を形成した状態の断面図である。
これは、表面が平坦な層間絶縁層３２の上に第１感光膜を塗布する工程と、前記第１感光膜をパターニングしてスタッドを形成するための第１マスク層３４を形成する工程と、前記第１マスク層の上に第２感光膜を塗布する工程と、前記第２感光膜をパターニングして相互接続ラインを形成するための第２マスク層３６を形成する工程とからなる。
【００１７】
図３Ｂは、前記絶縁層に開口部を形成した状態の断面図である。
この開口部の形成工程は、前記第２マスク層をエッチングマスクとして前記第１マスク層を部分的にエッチングする工程、及び選択的相互接続と選択的スタッドを完全にエッチングする工程とからなる。
図３Ｃは、アルミニウムを蒸着した状態の断面図である。
【００１８】
前記第１及び第２マスク層を取り除いた後、開口部が形成された結果物の上にスパッタリング方法を用いて、常温以上の温度で、例えばアルミニウム又はアルミニウム合金を蒸着する。この際、蒸着されるアルミニウムが前記コンタクトホールの上部でオーバーハングされてブリッジが形成される程度の厚さでアルミニウムを蒸着する。
【００１９】
図３Ｄは、高圧リアロー工程を示す断面図である。
アルミニウムブリッジが形成された半導体基板を高圧リフロー工程、即ち、ウェーハを温度４００℃以上のチャンバに入れて６００ＭＰａの高圧を加えて前記アルミニウムにてコンタクトホールを埋め込むようにする。
図３Ｅは、表面を平坦化する状態の断面図である。
【００２０】
前記アルミニウム層３８の表面を平坦にするため、前記アルミニウム層に対して絶縁層３２の表面が露出されるまでにＣＭＰを用いたエッチバックを施す。
前記本発明の第１実施の形態によると、二重Ｄａｍａｓｃｅｎｅ技術を用いて、スパッタリング方法でアルミニウムを塗布した後、高圧リフロー工程を用いてコンタクトホールを埋め込むことにより、高集積素子で求める平坦な配線を形成することができる。
【００２１】
＜第２実施の形態＞
本発明の第２実施の形態によると、高圧リフローを用いたコンタクトホールの埋め込み技術において、従来では高圧リフロー工程でブリッジが形成できなかったサイズの大きいコンタクトホールの上部にブリッジを形成させることにより、コンタクトホールを埋め込む。本第２実施の形態はコンタクトホールの底面のサイズが０．７μｍ以下であり、アスペクト比が２以上であるコンタクトホールに適用することが望ましい。
【００２２】
図４Ａ乃至図４Ｄは、本第２実施の形態による半導体装置の配線形成方法を説明するための断面図である。
図４Ａを参照すると、コンタクトホール４６を形成した状態の断面図である。
これは、半導体基板４０の上に第１絶縁層４２を形成する工程と、前記第１絶縁層の上に第２絶縁層４４を形成する工程と、前記第２絶縁層の上に感光膜を塗布した後、写真工程によりコンタクトホールが形成される部分の第２絶縁層を露出させる形態の感光膜パターン（図示せず）を形成する工程、及び前記感光膜パターンをマスクとして前記第１，第２絶縁層をエッチングしてコンタクトホール４６を形成する工程とからなる。
【００２３】
前記第２絶縁層４４は、第１絶縁層４２を形成する物質とはエッチング液であるフッ化水素に対してエッチング率の異なる物質で形成されることが望ましい。さらに望ましくは、前記第２絶縁層を構成する物質のフッ化水素に対するエッチング率が、前記第１絶縁層を構成する物質のエッチング率より遅いことが望ましい。
【００２４】
例えば、本発明の望ましい実施の形態によると、前記第１絶縁層４２はボロン−リンを含有するシリコン（ＢＰＳＧ）又はＵＳＧのうちいずれか１つの物質で形成し、前記第２絶縁層４４はシリコン窒化膜（ＳｉＮ）及びＰＥ−ＳｉＨ4 （Plasma-enhanced silane）のうちいずれか１つの物質を２００Å以上の厚さで形成する。この際、前記ＰＥ−ＳｉＨ4 は２００〜４００℃の温度範囲で２６０〜６００Å／４５ｓｅｃ程度のエッチング率を有し、ＢＰＳＧは２３００〜２５００Å／４５ｓｅｃ程度のエッチング率を有する。
【００２５】
前記第２絶縁層の上に、前記第２絶縁層とはフッ化水素に対するエッチング率の異なる他の絶縁層を多層に形成することができる。かつ、前記第２絶縁層の上に第１絶縁層を積層して、第１絶縁層−第２絶縁層−第１絶縁層の形態に積層することもできる。この際、第３絶縁層の厚さが第１絶縁層の厚さより薄いことが望ましい。
【００２６】
図４Ｂは、障壁金属層４８を形成する状態の断面図である。
これは、コンタクトホールの形成された結果物に対してフッ化水素を用いて洗浄を施す工程、及び前記結果物の上に障壁金属層４８を形成する工程とからなる。
前記洗浄工程で、前記第２絶縁層４４は前記第１絶縁層４２よりフッ化水素に対するエッチング率が低いため、第１絶縁層４２が第２絶縁層４４よりさらに迅速にエッチングされてコンタクトホールの上部に突起が形成される。これにより、前記障壁金属の蒸着の際、コンタクトホールの上部にオーバーハングが形成される。前記障壁金属層４８はチタン（Ｔｉ）又はチタンナイトライド（ＴｉＮ）を５００Å程度の厚さで蒸着して形成する。
【００２７】
図４Ｃは、アルミニウム５０を蒸着した状態の断面図である。
前記結果物の上に、例えば通常のスパッタリング方法によりアルミニウム又はアルミニウム合金のような金属物質を蒸着する。
前記アルミニウム５０はコンタクトホールの上部にブリッジを形成し、後続の高圧リフロー工程により前記コンタクトホールを完全に埋め込む程度の厚さ、例えば、２０００Å以上の厚さで蒸着することが望ましい。
【００２８】
前記アルミニウム蒸着工程の際、前工程で形成されたオーバーハングがコンタクトホールのサイズを縮ませる作用をすることにより、コンタクトホールの上部にアルミニウムブリッジが形成される。
図４Ｄは、高圧リフロー工程によりコンタクトホールを埋め込んだ状態の断面図である。
【００２９】
高圧リフロー工程は前記アルミニウムに対して施され、アルミニウム５０にてコンタクトホールを完全に埋め込むようにする。
前記本発明の第２実施の形態によると、ブリッジが形成されないサイズの大きいコンタクトホールの場合、層間絶縁層をフッ化水素に対するエッチング率の異なる２層以上の物質で形成して、金属物質の蒸着時にコンタクトホールの上部にブリッジを誘発する。したがって、後続の高圧リフロー工程の時にコンタクトホールを完全に埋め込むことができ、従来のサイズの大きいコンタクトホールの埋め込み時に発生するボイド現象を防止しうる。
【００３０】
本発明は前記の実施の形態に限定されず、本発明の属する技術分野において当分野の通常の知識を持つ者により多くの変形ができるということは明白である。
【００３１】
【発明の効果】
本発明により、コンタクトホール内のボイドの発生を防止して信頼性のある半導体装置の配線形成方法を提供できる。又、サイズの大きいコンタクトホールの埋め込みに適する半導体装置の配線形成方法を提供できる。
すなわち、前述したように本発明による配線形成方法によると、第１に、二重Ｄａｍａｓｃｅｎｅ技術を用いてスパッタリング方法でコンタクトホールにアルミニウムを塗布した後、高圧リフロー工程を用いてコンタクトホールを埋め込むことにより、高集積素子で求める平坦な配線を形成することができる。第２に、サイズの大きいコンタクトホールの場合、層間絶縁層をフッ化水素に対するエッチング率の異なる２層以上の物質で形成して金属物質の蒸着時にブリッジを誘発することにより、後続の高圧リフロー工程でコンタクトホールを完全に埋め込むことができる。
【図面の簡単な説明】
【図１Ａ】
【図１Ｂ】従来の高圧リフロー方法による配線形成方法を説明するための断面図である。
【図２】従来のＤａｍａｓｃｅｎｅ方法による配線形成方法を説明するための断面図である。
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】本発明の一実施の形態による配線形成方法を説明するための断面図である。
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】本発明の他の実施の形態による配線形成方法を説明するための断面図である。
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、特に高段差のコンタクトホールの埋め込みに最も好適な半導体装置の配線形成方法に関するものである。
【０００２】
【従来の技術】
半導体基板と導電層とを電気的に接続させるためのコンタクトホールは、半導体基板の上に形成された層間絶縁層を部分的にエッチングすることにより半導体基板の表面の一部を露出させることにより形成される。
電子機器の高速化、多機能化及び小型化のために、半導体装置の集積度は高まるにつれて、セルの面積が縮小してコンタクトホールの大きさも縮小し、接触抵抗はかえって増えつつある。従って、このような半導体装置の高集積化によりアスペクト比は増え、高段差のコンタクトホールの埋め込み及び配線のための技術が必要とされている。
【０００３】
高段差のコンタクトホールを埋め込むための方法としては、選択的タングステン工程、ブランケット−タングステン工程、レーザリフロー工程、高温蒸着工程及びアルミニウムリフロー工程などが一般に用いられている。しかしながら、最近はＬＴＳ（Long Throw Sputtering ）工程あるいは高圧リフロー工程が用いられる。
【０００４】
前記のＬＴＳ工程の場合は、ターゲットとウェーハとの距離を増やして段差−塗布性を向上させ、コンタクトホールの埋め込み能力の向上を図っている。しかしながら、コンタクトホールを埋め込む導電物質の蒸着速度の低下と、蒸着後のコンタクトホールの中心部と縁部との非対称によりボイドが形成される可能性が高く、段差４以上のコンタクトホールにおける埋め込みには限界がある。
【０００５】
前記高圧リフロー工程は、コンタクトホールにアルミニウムＡｌを５０００Å以上に厚く蒸着したのち、ウェーハに４００℃のチャンバで６００ＭＰａの高圧を加えることにより、段差１０以上の高段差のコンタクトホールを埋め込む技術である。
現在、一般に用いられる高圧リフロー工程を用いたコンタクトホールの埋め込み技術を説明すると、次のとおりである。絶縁層の蒸着後、写真エッチング工程を経て前記層間絶縁層にコンタクトホールを形成し、該コンタクトホールをフッ化水素（ＨＦ）を用いて洗浄した後、障壁層及びアルミニウムを蒸着してから（図１Ａ参照）、蒸着されたアルミニウムに高温、高圧を加えアルミニウムをリフローする（図１Ｂ参照）。図１Ａ及び図１Ｂの参照符号１０は半導体基板を、１２は絶縁層を、１４は障壁層を、１６はアルミニウム層を示す。
【０００６】
前記高圧リフロー工程においては、初期のアルミニウム蒸着工程でコンタクトホールの上部にアルミニウムブリッジが形成されなければ、後続の高圧工程でコンタクトホールの埋め込みができなくなる。しかしながら、サイズの大きいコンタクトホールの場合、アルミニウム蒸着の際にブリッジの形成が困難になり、これにより後続の高圧リフロー工程の後、コンタクトホール内にボイドＡが発生する問題がある（図１Ｂ参照）。したがって、高圧リフロー工程はブリッジが形成されない大きさのコンタクトホールの埋め込みには不向きであるという短所がある。
【０００７】
一方、半導体装置の配線構造の多層化によりコンタクトホールのアスペクト比は増え、ことにより配線層の非平坦化、不良の段差塗布性、金属短絡、低収率及び信頼性の劣化などの問題が生ずる。したがって、最近ではこの問題点を解決するために新たな配線技術として、後続の平坦化工程が容易で経済性面から有利なダマシーン（Ｄａｍａｓｃｅｎｅ）技術が用いられている。該工程によると、平坦な絶縁膜をエッチングしてビア（ｖｉａ）を形成した後、前記ビアを金属にて埋め込み前記絶縁膜上の過度な金属層をＣＭＰ方法で取り除く。
【０００８】
Ｄａｍａｓｃｅｎｅ工程のための材料としては、アルミニウムと化学気相蒸着（ＣＶＤ）によるタングステンが多用されている。
ＣＶＤタングステンの場合は、接着層として用いられるチタンナイトライド膜がフッ化タングステン（ＷＦ6 ）ガスによりリフティングされる現象が発生する。かつ、ＣＶＤタングステンの蒸着時の典型的な特性である割れ目により、ＣＭＰを用いる平坦化工程のときに金属ラインの中間に一定の欠陥が存在する短所がある。
【０００９】
アルミニウムの場合には、スパッタリングの弱点である段差塗布性の不良によりコンタクトホールを完全に埋め込めず、ボイドＢ（図２参照）が発生する問題がある。
【００１０】
【発明が解決しようとする課題】
本発明の目的は、コンタクトホール内のボイドの発生を防止して信頼性のある半導体装置の配線形成方法を提供することにある。
本発明の他の目的は、サイズの大きいコンタクトホールの埋め込みに適する半導体装置の配線形成方法を提供することにある。
【００１１】
【課題を解決するための手段】
前記目的を達成するために本発明による半導体装置の配線形成方法は、（ａ）平坦な絶縁層にコンタクトホールを形成する工程と、（ｂ）前記コンタクトホールの形成された結果物の上に、スパッタリング方法を用いて、前記コンタクトホールの上部でオーバーハングが形成される程度の厚さで金属層を形成する工程と、（ｃ）前記金属層を高圧リフローすることにより前記コンタクトホールを埋め込む工程とを含み、前記工程（ａ）は、（ａ−１）前記平坦な絶縁層上に、スタッドを形成するようパターニングした第１マスク層を形成し、更に該第１マスク層上に、相互接続ラインを形成するようパターニングした第２マスク層を形成する工程と、（ａ−２）前記第２マスク層をエッチングマスクとしてエッチングを行なって、前記コンタクトホールを形成すると共に、相互接続ラインを形成する領域の前記第１マスクを除去する工程と、（ａ−３）前記第１マスク層をエッチングマスクとしてエッチングを行なって、前記コンタクトホールを完全にすると共に、少なくとも前記コンタクトホールの開口に隣接する前記絶縁層をエッチングして相互接続ラインを形成する工程とを含むことを特徴とする。
【００１２】
本発明において、前記工程（ａ）では、二重ダマシーン（Dual Damascene) によりコンタクトホールを形成することが望ましい。また、前記工程（ｂ）で前記金属層はコンタクトホールの上部でオーバーハングが形成される程度の厚さで蒸着することが望ましい。また、前記金属層はアルミニウム及びアルミニウム合金よりなる群から選ばれた１つの物質で形成されることが望ましい。また、前記金属層は常温以上の温度で蒸着することが望ましい。
【００１３】
前記目的を達成するために本発明の他の配線形成方法は、（ａ）半導体基板の上に第１，第２絶縁層を順次に形成する工程と、（ｂ）前記第２絶縁層及び第１絶縁層を部分的にエッチングしてコンタクトホールを形成する工程と、（ｃ）前記コンタクトホールにより露出された部分の第１，第２絶縁層をフッ化水素でエッチングして前記コンタクトホールの上部に突起を形成する工程と、（ｄ）前記工程（ｃ）で形成された結果物の上に金属物質を蒸着する工程と、（ｅ）前記金属物質を高圧リフローすることによりコンタクトホールを埋め込む工程とを含むことを特徴とする。
【００１４】
本発明において、前記コンタクトホールは底面の大きさが０．７μｍ以下であり、アスペクト比は２以上であることが望ましい。また、前記第２絶縁層はフッ化水素溶液に対して前記第１絶縁層を構成する物質とは異なるエッチング率を有する物質で形成されることが望ましい。また、前記第２絶縁層はフッ化水素溶液に対して前記第１絶縁層を構成する物質より低いエッチング率を有する物質で形成されることが望ましい。また、前記第１絶縁層はＢＰＳＧ（ boron-phosphorus silicate）及びＵＳＧ（ undoped silicate glass ）よりなる群から選ばれたいずれか一つの物質で形成され、前記第２絶縁層はシリコン窒化膜及びＰＥーシランよりなる群から選ばれたいずれか一つの物質で形成されることが望ましい。また、前記第２絶縁層の上にフッ化水素に対して前記第２絶縁層とは異なるエッチング率を有する物質で構成された１層以上の絶縁層を形成することが望ましい。また、前記第２絶縁層の上に第１絶縁層を構成する物質よりなる第３絶縁層を形成することが望ましい。また、前記第３絶縁層は、前記第１絶縁層の厚さより薄いことが望ましい。また、前記工程（ｄ）の前に、前記コンタクトホールが形成された結果物の上に障壁層を形成する工程をさらに含むことが望ましい。また、前記障壁層はチタン及びチタンナイトライドよりなる群から選ばれたいずれか一つの物質で５００Å以上の厚さで形成されることが望ましい。また、前記金属層はアルミニウム及びマルミニウム合金よりなる群から選ばれたいずれか一つの物質で２０００Å以上の厚さで形成されることが望ましい。
【００１５】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施の形態を詳細に説明する。
図３Ａ〜図３Ｅ乃至図４Ａ〜図４Ｄは、本実施の形態による配線形成方法を説明するための断面図である。
＜第１実施の形態＞
本発明の第１実施の形態による配線形成方法は、二重Ｄａｍａｓｃｅｎｅ工程を用いてコンタクトホールの形成及びアルミニウムを塗布する工程と、高圧リフロー方法を用いたコンタクトホールの埋め込み技術を採用する。第１実施の形態によると、高いアスペクト比を有し平坦な配線を求める高集積素子の製造が可能となる。
【００１６】
図３Ａ乃至図３Ｅは、本第１実施の形態による配線形成方法を説明するための断面図である。
図３Ａは、第１マスク層３４及び第２マスク層３６を形成した状態の断面図である。
これは、表面が平坦な層間絶縁層３２の上に第１感光膜を塗布する工程と、前記第１感光膜をパターニングしてスタッドを形成するための第１マスク層３４を形成する工程と、前記第１マスク層の上に第２感光膜を塗布する工程と、前記第２感光膜をパターニングして相互接続ラインを形成するための第２マスク層３６を形成する工程とからなる。
【００１７】
図３Ｂは、前記絶縁層に開口部を形成した状態の断面図である。
この開口部の形成工程は、前記第２マスク層をエッチングマスクとして前記第１マスク層を部分的にエッチングする工程、及び選択的相互接続と選択的スタッドを完全にエッチングする工程とからなる。
図３Ｃは、アルミニウムを蒸着した状態の断面図である。
【００１８】
前記第１及び第２マスク層を取り除いた後、開口部が形成された結果物の上にスパッタリング方法を用いて、常温以上の温度で、例えばアルミニウム又はアルミニウム合金を蒸着する。この際、蒸着されるアルミニウムが前記コンタクトホールの上部でオーバーハングされてブリッジが形成される程度の厚さでアルミニウムを蒸着する。
【００１９】
図３Ｄは、高圧リアロー工程を示す断面図である。
アルミニウムブリッジが形成された半導体基板を高圧リフロー工程、即ち、ウェーハを温度４００℃以上のチャンバに入れて６００ＭＰａの高圧を加えて前記アルミニウムにてコンタクトホールを埋め込むようにする。
図３Ｅは、表面を平坦化する状態の断面図である。
【００２０】
前記アルミニウム層３８の表面を平坦にするため、前記アルミニウム層に対して絶縁層３２の表面が露出されるまでにＣＭＰを用いたエッチバックを施す。
前記本発明の第１実施の形態によると、二重Ｄａｍａｓｃｅｎｅ技術を用いて、スパッタリング方法でアルミニウムを塗布した後、高圧リフロー工程を用いてコンタクトホールを埋め込むことにより、高集積素子で求める平坦な配線を形成することができる。
【００２１】
＜第２実施の形態＞
本発明の第２実施の形態によると、高圧リフローを用いたコンタクトホールの埋め込み技術において、従来では高圧リフロー工程でブリッジが形成できなかったサイズの大きいコンタクトホールの上部にブリッジを形成させることにより、コンタクトホールを埋め込む。本第２実施の形態はコンタクトホールの底面のサイズが０．７μｍ以下であり、アスペクト比が２以上であるコンタクトホールに適用することが望ましい。
【００２２】
図４Ａ乃至図４Ｄは、本第２実施の形態による半導体装置の配線形成方法を説明するための断面図である。
図４Ａを参照すると、コンタクトホール４６を形成した状態の断面図である。
これは、半導体基板４０の上に第１絶縁層４２を形成する工程と、前記第１絶縁層の上に第２絶縁層４４を形成する工程と、前記第２絶縁層の上に感光膜を塗布した後、写真工程によりコンタクトホールが形成される部分の第２絶縁層を露出させる形態の感光膜パターン（図示せず）を形成する工程、及び前記感光膜パターンをマスクとして前記第１，第２絶縁層をエッチングしてコンタクトホール４６を形成する工程とからなる。
【００２３】
前記第２絶縁層４４は、第１絶縁層４２を形成する物質とはエッチング液であるフッ化水素に対してエッチング率の異なる物質で形成されることが望ましい。さらに望ましくは、前記第２絶縁層を構成する物質のフッ化水素に対するエッチング率が、前記第１絶縁層を構成する物質のエッチング率より遅いことが望ましい。
【００２４】
例えば、本発明の望ましい実施の形態によると、前記第１絶縁層４２はボロン−リンを含有するシリコン（ＢＰＳＧ）又はＵＳＧのうちいずれか１つの物質で形成し、前記第２絶縁層４４はシリコン窒化膜（ＳｉＮ）及びＰＥ−ＳｉＨ4 （Plasma-enhanced silane）のうちいずれか１つの物質を２００Å以上の厚さで形成する。この際、前記ＰＥ−ＳｉＨ4 は２００〜４００℃の温度範囲で２６０〜６００Å／４５ｓｅｃ程度のエッチング率を有し、ＢＰＳＧは２３００〜２５００Å／４５ｓｅｃ程度のエッチング率を有する。
【００２５】
前記第２絶縁層の上に、前記第２絶縁層とはフッ化水素に対するエッチング率の異なる他の絶縁層を多層に形成することができる。かつ、前記第２絶縁層の上に第１絶縁層を積層して、第１絶縁層−第２絶縁層−第１絶縁層の形態に積層することもできる。この際、第３絶縁層の厚さが第１絶縁層の厚さより薄いことが望ましい。
【００２６】
図４Ｂは、障壁金属層４８を形成する状態の断面図である。
これは、コンタクトホールの形成された結果物に対してフッ化水素を用いて洗浄を施す工程、及び前記結果物の上に障壁金属層４８を形成する工程とからなる。
前記洗浄工程で、前記第２絶縁層４４は前記第１絶縁層４２よりフッ化水素に対するエッチング率が低いため、第１絶縁層４２が第２絶縁層４４よりさらに迅速にエッチングされてコンタクトホールの上部に突起が形成される。これにより、前記障壁金属の蒸着の際、コンタクトホールの上部にオーバーハングが形成される。前記障壁金属層４８はチタン（Ｔｉ）又はチタンナイトライド（ＴｉＮ）を５００Å程度の厚さで蒸着して形成する。
【００２７】
図４Ｃは、アルミニウム５０を蒸着した状態の断面図である。
前記結果物の上に、例えば通常のスパッタリング方法によりアルミニウム又はアルミニウム合金のような金属物質を蒸着する。
前記アルミニウム５０はコンタクトホールの上部にブリッジを形成し、後続の高圧リフロー工程により前記コンタクトホールを完全に埋め込む程度の厚さ、例えば、２０００Å以上の厚さで蒸着することが望ましい。
【００２８】
前記アルミニウム蒸着工程の際、前工程で形成されたオーバーハングがコンタクトホールのサイズを縮ませる作用をすることにより、コンタクトホールの上部にアルミニウムブリッジが形成される。
図４Ｄは、高圧リフロー工程によりコンタクトホールを埋め込んだ状態の断面図である。
【００２９】
高圧リフロー工程は前記アルミニウムに対して施され、アルミニウム５０にてコンタクトホールを完全に埋め込むようにする。
前記本発明の第２実施の形態によると、ブリッジが形成されないサイズの大きいコンタクトホールの場合、層間絶縁層をフッ化水素に対するエッチング率の異なる２層以上の物質で形成して、金属物質の蒸着時にコンタクトホールの上部にブリッジを誘発する。したがって、後続の高圧リフロー工程の時にコンタクトホールを完全に埋め込むことができ、従来のサイズの大きいコンタクトホールの埋め込み時に発生するボイド現象を防止しうる。
【００３０】
本発明は前記の実施の形態に限定されず、本発明の属する技術分野において当分野の通常の知識を持つ者により多くの変形ができるということは明白である。
【００３１】
【発明の効果】
本発明により、コンタクトホール内のボイドの発生を防止して信頼性のある半導体装置の配線形成方法を提供できる。又、サイズの大きいコンタクトホールの埋め込みに適する半導体装置の配線形成方法を提供できる。
すなわち、前述したように本発明による配線形成方法によると、第１に、二重Ｄａｍａｓｃｅｎｅ技術を用いてスパッタリング方法でコンタクトホールにアルミニウムを塗布した後、高圧リフロー工程を用いてコンタクトホールを埋め込むことにより、高集積素子で求める平坦な配線を形成することができる。第２に、サイズの大きいコンタクトホールの場合、層間絶縁層をフッ化水素に対するエッチング率の異なる２層以上の物質で形成して金属物質の蒸着時にブリッジを誘発することにより、後続の高圧リフロー工程でコンタクトホールを完全に埋め込むことができる。
【図面の簡単な説明】
【図１Ａ】
【図１Ｂ】従来の高圧リフロー方法による配線形成方法を説明するための断面図である。
【図２】従来のＤａｍａｓｃｅｎｅ方法による配線形成方法を説明するための断面図である。
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】本発明の一実施の形態による配線形成方法を説明するための断面図である。
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】本発明の他の実施の形態による配線形成方法を説明するための断面図である。
Claims (16)
- （ａ）平坦な絶縁層にコンタクトホールを形成する工程と、
（ｂ）前記コンタクトホールの形成された結果物の上に、スパッタリング方法を用いて、前記コンタクトホールの上部でオーバーハングが形成される程度の厚さで金属層を形成する工程と、
（ｃ）前記金属層を高圧リフローすることにより前記コンタクトホールを埋め込む工程とを含み、
前記工程（ａ）は、
（ａ−１）前記平坦な絶縁層上に、スタッドを形成するようパターニングした第１マスク層を形成し、更に該第１マスク層上に、相互接続ラインを形成するようパターニングした第２マスク層を形成する工程と、
（ａ−２）前記第２マスク層をエッチングマスクとしてエッチングを行なって、前記コンタクトホールを形成すると共に、相互接続ラインを形成する領域の前記第１マスクを除去する工程と、
（ａ−３）前記第１マスク層をエッチングマスクとしてエッチングを行なって、前記コンタクトホールを完全にすると共に、少なくとも前記コンタクトホールの開口に隣接する前記絶縁層をエッチングして相互接続ラインを形成する工程とを含むことを特徴とする半導体装置の配線形成方法。 - 前記工程（ａ）では、二重ダマシーン（Dual Damascene) によりコンタクトホールを形成することを特徴とする請求項１に記載の半導体装置の配線形成方法。
- 前記工程（ｂ）では、前記コンタクトホールの上部でオーバーハングが形成される程度の厚さで金属層を蒸着することを特徴とする請求項１に記載の半導体装置の配線形成方法。
- 前記金属層はアルミニウム及びアルミニウム合金よりなる群から選ばれた１つの物質で形成されることを特徴とする請求項３に記載の半導体装置の配線形成方法。
- 前記金属層は常温以上の温度で蒸着することを特徴とする請求項１または４に記載の半導体装置の配線形成方法。
- （ａ）半導体基板の上に第１，第２絶縁層を順次に形成する工程と、
（ｂ）前記第２絶縁層及び第１絶縁層を部分的にエッチングしてコンタクトホールを形成する工程と、
（ｃ）前記コンタクトホールにより露出された部分の第１，第２絶縁層をフッ化水素でエッチングして前記コンタクトホールの上部に突起を形成する工程と、
（ｄ）前記工程（ｃ）で形成された結果物の上に金属物質を蒸着する工程と、
（ｅ）前記金属物質を高圧リフローすることによりコンタクトホールを埋め込む工程とを含むことを特徴とする半導体装置の配線形成方法。 - 前記コンタクトホールは底面の大きさが０．７μｍ以下であり、アスペクト比は２以上であることを特徴とする請求項６に記載の半導体装置の配線形成方法。
- 前記第２絶縁層はフッ化水素溶液に対して前記第１絶縁層を構成する物質とは異なるエッチング率を有する物質で形成されることを特徴とする請求項６に記載の半導体装置の配線形成方法。
- 前記第２絶縁層はフッ化水素溶液に対して前記第１絶縁層を構成する物質より低いエッチング率を有する物質で形成されることを特徴とする請求項８に記載の半導体装置の配線形成方法。
- 前記第１絶縁層はＢＰＳＧ（ boron-phosphorus silicate）及びＵＳＧ（ undoped silicate glass ）よりなる群から選ばれたいずれか１つの物質で形成され、前記第２絶縁層はシリコン窒化膜及びＰＥーシランよりなる群から選ばれたいずれか１つの物質で形成されることを特徴とする請求項９に記載の半導体装置の配線形成方法。
- 前記第２絶縁層の上にフッ化水素に対して前記第２絶縁層とは異なるエッチング率を有する物質で構成された１層以上の絶縁層を形成することを特徴とする請求項６に記載の半導体装置の配線形成方法。
- 前記第２絶縁層の上に第１絶縁層を構成する物質よりなる第３絶縁層を形成することを特徴とする請求項６に記載の半導体装置の配線形成方法。
- 前記第３絶縁層は、前記第１絶縁層の厚さより薄いことを特徴とする請求項１２に記載の半導体装置の配線形成方法。
- 前記工程（ｄ）の前に、前記コンタクトホールが形成された結果物の上に障壁層を形成する工程をさらに含むことを特徴とする請求項６に記載の半導体装置の配線形成方法。
- 前記障壁層はチタン及びチタンナイトライドよりなる群から選ばれたいずれか１つの物質で５００Å以上の厚さで形成されることを特徴とする請求項１４に記載の半導体装置の配線形成方法。
- 前記金属層はアルミニウム及びマルミニウム合金よりなる群から選ばれたいずれか一つの物質で２０００Å以上の厚さで形成されることを特徴とする請求項６に記載の半導体装置の配線形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950021395A KR100189967B1 (ko) | 1995-07-20 | 1995-07-20 | 반도체장치의 다층배선 형성방법 |
| KR95-21395 | 1995-07-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0936231A JPH0936231A (ja) | 1997-02-07 |
| JP3745460B2 true JP3745460B2 (ja) | 2006-02-15 |
Family
ID=19421048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19247096A Expired - Fee Related JP3745460B2 (ja) | 1995-07-20 | 1996-07-22 | 半導体装置の配線形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3745460B2 (ja) |
| KR (1) | KR100189967B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7335588B2 (en) * | 2005-04-15 | 2008-02-26 | International Business Machines Corporation | Interconnect structure and method of fabrication of same |
| US20090029031A1 (en) * | 2007-07-23 | 2009-01-29 | Tyler Lowrey | Methods for forming electrodes in phase change memory devices |
-
1995
- 1995-07-20 KR KR1019950021395A patent/KR100189967B1/ko not_active IP Right Cessation
-
1996
- 1996-07-22 JP JP19247096A patent/JP3745460B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0936231A (ja) | 1997-02-07 |
| KR100189967B1 (ko) | 1999-06-01 |
| KR970008491A (ko) | 1997-02-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040413 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050322 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20050622 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20050701 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050922 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051028 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051117 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091202 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101202 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |