JP2577196B2 - 半導体素子のコンタクト形成方法 - Google Patents
半導体素子のコンタクト形成方法Info
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- 238000000034 method Methods 0.000 title claims description 38
- 239000004065 semiconductor Substances 0.000 title claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 23
- 229910052710 silicon Inorganic materials 0.000 claims description 23
- 239000010703 silicon Substances 0.000 claims description 23
- 229910052782 aluminium Inorganic materials 0.000 claims description 12
- 125000006850 spacer group Chemical group 0.000 claims description 11
- 239000010936 titanium Substances 0.000 claims description 11
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 9
- 239000010949 copper Substances 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical group [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 description 16
- 239000002184 metal Substances 0.000 description 16
- 230000010354 integration Effects 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
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- H01—ELECTRIC ELEMENTS
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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Description
【０００１】
【産業上の利用分野】本発明は半導体素子の製造工程の
うち素子間の電気的連結のためのコンタクト形成方法に
関し、特にコンタクトされる伝導膜と他の伝導膜との間
の短絡（ｓｈｏｒｔ）に対する工程マージンを有するコ
ンタクト形成方法に関する。
うち素子間の電気的連結のためのコンタクト形成方法に
関し、特にコンタクトされる伝導膜と他の伝導膜との間
の短絡（ｓｈｏｒｔ）に対する工程マージンを有するコ
ンタクト形成方法に関する。
【０００２】
【従来の技術】一般的に、半導体素子の集積度が増加す
るに従って、単位セルを構成する面積が減少するので、
半導体基板に形成されるコンタクトの大きさも小さくな
る。したがって、伝導膜間の間隔も狭くなり、このよう
な伝導膜間の絶縁性を維持しながらコンタクトを形成で
きる技術の開発が切実に要求される。
るに従って、単位セルを構成する面積が減少するので、
半導体基板に形成されるコンタクトの大きさも小さくな
る。したがって、伝導膜間の間隔も狭くなり、このよう
な伝導膜間の絶縁性を維持しながらコンタクトを形成で
きる技術の開発が切実に要求される。
【０００３】特に、高集積ダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）の製造工程では、ゲート電極およ
びワード線間のビット線および電荷蓄積電極のコンタク
トを形成する際に、コンタクトされるビット線または電
荷蓄積電極とゲート電極またはワード線との短絡に関す
る工程マージンを有する技術が切実に要求される。
スメモリ（ＤＲＡＭ）の製造工程では、ゲート電極およ
びワード線間のビット線および電荷蓄積電極のコンタク
トを形成する際に、コンタクトされるビット線または電
荷蓄積電極とゲート電極またはワード線との短絡に関す
る工程マージンを有する技術が切実に要求される。
【０００４】従来のコンタクト形成方法のうち一般的な
一方法とその問題点を、添付した図面の図１〜図３を参
照して概略的に説明すると次の通りである。まず、図１
の通り、シリコン基板１上にゲート絶縁膜２０、ゲート
電極２、第１絶縁膜３、およびスペーサー絶縁膜４を形
成し、図２に示す通り、全体構造の上部に絶縁膜である
平坦化膜１３を塗布して平坦化した後、所定のマスク工
程により上記ゲート電極２間にコンタクトホールを形成
した後、伝導膜１４を蒸着してコンタクトを形成する。
一方法とその問題点を、添付した図面の図１〜図３を参
照して概略的に説明すると次の通りである。まず、図１
の通り、シリコン基板１上にゲート絶縁膜２０、ゲート
電極２、第１絶縁膜３、およびスペーサー絶縁膜４を形
成し、図２に示す通り、全体構造の上部に絶縁膜である
平坦化膜１３を塗布して平坦化した後、所定のマスク工
程により上記ゲート電極２間にコンタクトホールを形成
した後、伝導膜１４を蒸着してコンタクトを形成する。
【０００５】
【発明が解決しようとする課題】しかし、上記従来方法
では、図３に示す通り、素子の高集積化によりゲート電
極２間の間隔が狭くなると、平坦化膜１３の塗布後にコ
ンタクトホール形成のためのマスク工程を進めるに際
し、工程マージンが少なくなって、コンタクト形成時に
上記ゲート電極２とコンタクト１４が短絡されるという
問題点があった。
では、図３に示す通り、素子の高集積化によりゲート電
極２間の間隔が狭くなると、平坦化膜１３の塗布後にコ
ンタクトホール形成のためのマスク工程を進めるに際
し、工程マージンが少なくなって、コンタクト形成時に
上記ゲート電極２とコンタクト１４が短絡されるという
問題点があった。
【０００６】したがって、本発明は多重コンタクト媒介
物を利用し、各コンタクト媒介物間の接触のための接触
窓形成時に充分な工程マージンを有する半導体素子のコ
ンタクト形成方法を提供することをその目的とする。
物を利用し、各コンタクト媒介物間の接触のための接触
窓形成時に充分な工程マージンを有する半導体素子のコ
ンタクト形成方法を提供することをその目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に本発明は、コンタクトされる第１伝導膜膜上に絶縁さ
れて形成された第２伝導膜パターン間の微細な間隔間に
コンタクト物質をコンタクトさせる半導体素子のコンタ
クト形成方法において、上記第２伝導膜パターン間を通
過する第１コンタクト媒介物を第１伝導膜に自己整列
（セルフアライン；ｓｅｌｆ−ａｌｉｇｎ）コンタクト
させる段階と、上記第１コンタクト媒介物の所定部位に
第２コンタクト媒介物をコンタクトさせる段階と、上記
第２コンタクト媒介物側壁に伝導膜スペーサーを形成す
ると同時に第１コンタクト媒介物をパターニングする段
階と、上記第２コンタクト媒介物にコンタクトされる最
終コンタクト物質を形成する段階とを含むことを特徴と
する。
に本発明は、コンタクトされる第１伝導膜膜上に絶縁さ
れて形成された第２伝導膜パターン間の微細な間隔間に
コンタクト物質をコンタクトさせる半導体素子のコンタ
クト形成方法において、上記第２伝導膜パターン間を通
過する第１コンタクト媒介物を第１伝導膜に自己整列
（セルフアライン；ｓｅｌｆ−ａｌｉｇｎ）コンタクト
させる段階と、上記第１コンタクト媒介物の所定部位に
第２コンタクト媒介物をコンタクトさせる段階と、上記
第２コンタクト媒介物側壁に伝導膜スペーサーを形成す
ると同時に第１コンタクト媒介物をパターニングする段
階と、上記第２コンタクト媒介物にコンタクトされる最
終コンタクト物質を形成する段階とを含むことを特徴と
する。
【０００８】特に、上記第１コンタクト媒介物の所定部
位に第２コンタクト媒介物をコンタクトさせる段階は、
全体構造の上部に第１絶縁膜を形成する段階と、上記第
１絶縁膜の所定部位をエッチングして第１コンタクト媒
介物の所定部位が露出する接触膜を形成する段階と、上
記露出された第１コンタクト媒介物上に選択的に形成さ
れる第２コンタクト媒介物を形成する段階と、上記第１
絶縁膜を除去する段階とを含んでもよい。
位に第２コンタクト媒介物をコンタクトさせる段階は、
全体構造の上部に第１絶縁膜を形成する段階と、上記第
１絶縁膜の所定部位をエッチングして第１コンタクト媒
介物の所定部位が露出する接触膜を形成する段階と、上
記露出された第１コンタクト媒介物上に選択的に形成さ
れる第２コンタクト媒介物を形成する段階と、上記第１
絶縁膜を除去する段階とを含んでもよい。
【０００９】上記第１コンタクト媒介物はシリコン膜で
あってもよい。また、上記第２コンタクト媒介物は、タ
ングステン（Ｗ）、タングステンシリサイド（ＷＳ
ｉ2 ）、および多結晶シリコンのうちいずれか１つであ
ってもよい。
あってもよい。また、上記第２コンタクト媒介物は、タ
ングステン（Ｗ）、タングステンシリサイド（ＷＳ
ｉ2 ）、および多結晶シリコンのうちいずれか１つであ
ってもよい。
【００１０】また、上記第１コンタクト媒介物の所定部
位に第２コンタクト媒介物をコンタクトさせる段階は、
全体構造の上部に感光膜を形成する段階と、上記感光膜
の所定部位を除去して第１コンタクト媒介物の所定部位
が露出する接触窓を形成する段階と、上記接触窓の形成
による段差のある部位で蒸着率が低い第２コンタクト媒
介物を全体構造の上部に形成する段階と、上記感光膜を
除去すると同時に、感光膜上部に形成された第２コンタ
クト媒介物を除去する段階とを含んでもよい。
位に第２コンタクト媒介物をコンタクトさせる段階は、
全体構造の上部に感光膜を形成する段階と、上記感光膜
の所定部位を除去して第１コンタクト媒介物の所定部位
が露出する接触窓を形成する段階と、上記接触窓の形成
による段差のある部位で蒸着率が低い第２コンタクト媒
介物を全体構造の上部に形成する段階と、上記感光膜を
除去すると同時に、感光膜上部に形成された第２コンタ
クト媒介物を除去する段階とを含んでもよい。
【００１１】上記第２コンタクト媒介物は、アルミニウ
ム（Ａｌ）膜、アルミニウム（Ａｌ）−チタニウム（Ｔ
ｉ）−アルミニウム（Ａｌ）膜、アルミニウム（Ａｌ）
−銅（Ｃｕ）膜、タングステン（Ｗ）膜、チタニウム
（Ｔｉ）膜、チタニウムナイトライド（ＴｉＮ）膜のい
ずれか１つであってもよい。
ム（Ａｌ）膜、アルミニウム（Ａｌ）−チタニウム（Ｔ
ｉ）−アルミニウム（Ａｌ）膜、アルミニウム（Ａｌ）
−銅（Ｃｕ）膜、タングステン（Ｗ）膜、チタニウム
（Ｔｉ）膜、チタニウムナイトライド（ＴｉＮ）膜のい
ずれか１つであってもよい。
【００１２】
【作用】本発明に係る半導体素子のコンタクト形成方法
においては、最初に自己整列に形成されたコンタクト媒
介物を形成し、それ以後には充分な工程マージンを有す
るコンタクト媒介物を形成してコンタクトをなすことに
より、高集積化による微細な幅を有するゲート電極間に
ゲートとの短絡を防止するコンタクトが形成される。
においては、最初に自己整列に形成されたコンタクト媒
介物を形成し、それ以後には充分な工程マージンを有す
るコンタクト媒介物を形成してコンタクトをなすことに
より、高集積化による微細な幅を有するゲート電極間に
ゲートとの短絡を防止するコンタクトが形成される。
【００１３】
【実施例】以下、添付した図面の図４〜図１４を参照し
て本発明を詳細に説明する。ここで、ゲート間にビット
線および電荷蓄積電極のコンタクトを形成する際に、そ
れぞれのコンタクトとゲートとの間の短絡に関する工程
マージンを有するコンタクトを形成する技術をその例を
挙げて説明する。
て本発明を詳細に説明する。ここで、ゲート間にビット
線および電荷蓄積電極のコンタクトを形成する際に、そ
れぞれのコンタクトとゲートとの間の短絡に関する工程
マージンを有するコンタクトを形成する技術をその例を
挙げて説明する。
【００１４】図４〜図１０は本発明の一実施例に係るコ
ンタクト形成工程の断面図であって、具体的に記述する
と次の通りである。まず、図４は、シリコン基板２０１
上部に一般的なＭＯＳＦＥＴ構造のゲート絶縁膜２２０
とゲート電極２０２のパターンを形成し、絶縁膜２０３
およびスペーサー絶縁膜２０４を順次に形成した状態の
断面図であって、このとき、スペーサー絶縁膜２０４の
エッチング（蝕刻）時にシリコン基板が露出される（図
面には示されていないがここは活性領域になる）。
ンタクト形成工程の断面図であって、具体的に記述する
と次の通りである。まず、図４は、シリコン基板２０１
上部に一般的なＭＯＳＦＥＴ構造のゲート絶縁膜２２０
とゲート電極２０２のパターンを形成し、絶縁膜２０３
およびスペーサー絶縁膜２０４を順次に形成した状態の
断面図であって、このとき、スペーサー絶縁膜２０４の
エッチング（蝕刻）時にシリコン基板が露出される（図
面には示されていないがここは活性領域になる）。
【００１５】図５は、全体構造の上部にシリコン膜２０
５を形成して露出されたシリコン基板２０１にシリコン
膜２０５を自己整列（セルフアライン；ｓｅｌｆ−ａｌ
ｉｇｎ）コンタクトさせた後に、絶縁膜２０６を形成し
て平坦化した後の断面図である。
５を形成して露出されたシリコン基板２０１にシリコン
膜２０５を自己整列（セルフアライン；ｓｅｌｆ−ａｌ
ｉｇｎ）コンタクトさせた後に、絶縁膜２０６を形成し
て平坦化した後の断面図である。
【００１６】図６は、上記絶縁膜２０６を高集積化によ
るコンタクト部位の幅に拘わらず、一定の工程マージン
を有する所定のマスクを用いてエッチングした後（２３
０）、シリコン膜２０５上に選択的金属膜２０７を蒸着
した後の断面図である。
るコンタクト部位の幅に拘わらず、一定の工程マージン
を有する所定のマスクを用いてエッチングした後（２３
０）、シリコン膜２０５上に選択的金属膜２０７を蒸着
した後の断面図である。
【００１７】このとき、選択的金属膜２０７はシリコン
膜上にのみ選択的に形成されるタングステン（Ｗ）膜の
ような金属膜を用い、タングステンシリサイド（ＷＳｉ
2 ）膜のようなシリサイド膜や多結晶シリコン膜等、異
なる伝導膜を絶縁膜２０６がエッチングされた部位２３
０に形成することができる。
膜上にのみ選択的に形成されるタングステン（Ｗ）膜の
ような金属膜を用い、タングステンシリサイド（ＷＳｉ
2 ）膜のようなシリサイド膜や多結晶シリコン膜等、異
なる伝導膜を絶縁膜２０６がエッチングされた部位２３
０に形成することができる。
【００１８】図７は、上記絶縁膜２０６を除去し、選択
的金属膜２０７をエッチング障壁膜にして、シリコン膜
２０５をエッチングした後に、さらにシリコン膜２０８
を形成した後の断面図である。
的金属膜２０７をエッチング障壁膜にして、シリコン膜
２０５をエッチングした後に、さらにシリコン膜２０８
を形成した後の断面図である。
【００１９】図８は、上記シリコン膜２０８を異方性乾
式エッチング方法によりエッチングしてスペーサーシリ
コン膜２０８’を形成した後の断面図である。このと
き、形成されるスペーサーシリコン膜２０８’は以後の
マスク物質形成の工程マージンを幅ｍ程確保する。
式エッチング方法によりエッチングしてスペーサーシリ
コン膜２０８’を形成した後の断面図である。このと
き、形成されるスペーサーシリコン膜２０８’は以後の
マスク物質形成の工程マージンを幅ｍ程確保する。
【００２０】図９は、全体構造の上部に絶縁膜２０９を
形成した後、先に使用した充分な工程マージンを有する
マスクを用いて上記絶縁膜２０９をエッチングして、上
記選択的金属膜２０７上部に接触窓２４０を形成した状
態の断面図である。このとき、形成されるコンタクトは
ゲートとの短絡問題がなくなり、上記形成されたスペー
サーの幅程の工程マージンを有するようになる。
形成した後、先に使用した充分な工程マージンを有する
マスクを用いて上記絶縁膜２０９をエッチングして、上
記選択的金属膜２０７上部に接触窓２４０を形成した状
態の断面図である。このとき、形成されるコンタクトは
ゲートとの短絡問題がなくなり、上記形成されたスペー
サーの幅程の工程マージンを有するようになる。
【００２１】図１０は、上記段階で形成された接触窓２
４０上部に多結晶シリコン膜または金属膜２１０を形成
した後、所定のマスクでエッチングした状態の断面図で
ある。
４０上部に多結晶シリコン膜または金属膜２１０を形成
した後、所定のマスクでエッチングした状態の断面図で
ある。
【００２２】次いで、図１１は、上記図６の工程後、絶
縁膜２０６をエッチングし、継続してシリコン膜２０５
をエッチングしない状態で全体構造の上部にさらにシリ
コン膜２０８を形成した後の断面図であって、上記シリ
コン膜２０８を非等方性エッチングして上記選択的金属
膜２０７側壁にスペーサーシリコン膜２０８’を形成
し、露出された下部シリコン膜２０５をエッチングする
工程を除いては上記説明した工程と同一である。
縁膜２０６をエッチングし、継続してシリコン膜２０５
をエッチングしない状態で全体構造の上部にさらにシリ
コン膜２０８を形成した後の断面図であって、上記シリ
コン膜２０８を非等方性エッチングして上記選択的金属
膜２０７側壁にスペーサーシリコン膜２０８’を形成
し、露出された下部シリコン膜２０５をエッチングする
工程を除いては上記説明した工程と同一である。
【００２３】次に、図１２〜図１４は本発明のさらに別
の実施例に係るコンタクト形成工程の断面図であって、
各段階を説明すると次の通りである。まず、図１２に
は、上記図５に示された工程段階と類似であるが、第３
絶縁膜２０６の代わりに感光膜２１１を形成した状態の
断面図である。
の実施例に係るコンタクト形成工程の断面図であって、
各段階を説明すると次の通りである。まず、図１２に
は、上記図５に示された工程段階と類似であるが、第３
絶縁膜２０６の代わりに感光膜２１１を形成した状態の
断面図である。
【００２４】図１３は、上記感光膜２１１を所定のマス
クでエッチングした後、金属膜２１２を形成した状態の
断面図である。このとき、感光膜２１１上部の金属膜２
１２と第２シリコン膜２１１上部の金属膜２１２は互い
に分離して形成される種類の金属膜を用いる。すなわ
ち、接触窓形成による段差のある部位で蒸着率が低い金
属膜を用いる。この金属膜としては、例えば、アルミニ
ウム（Ａｌ）膜、アルミニウム（Ａｌ）−チタニウム
（Ｔｉ）−アルミニウム（Ａｌ）膜、アルミニウム（Ａ
ｌ）−銅（Ｃｕ）膜、タングステン（Ｗ）膜、チタニウ
ム（Ｔｉ）膜、チタニウムナイトライド（ＴｉＮ）膜等
を用いることができる。
クでエッチングした後、金属膜２１２を形成した状態の
断面図である。このとき、感光膜２１１上部の金属膜２
１２と第２シリコン膜２１１上部の金属膜２１２は互い
に分離して形成される種類の金属膜を用いる。すなわ
ち、接触窓形成による段差のある部位で蒸着率が低い金
属膜を用いる。この金属膜としては、例えば、アルミニ
ウム（Ａｌ）膜、アルミニウム（Ａｌ）−チタニウム
（Ｔｉ）−アルミニウム（Ａｌ）膜、アルミニウム（Ａ
ｌ）−銅（Ｃｕ）膜、タングステン（Ｗ）膜、チタニウ
ム（Ｔｉ）膜、チタニウムナイトライド（ＴｉＮ）膜等
を用いることができる。
【００２５】図１４は、エッチング後に残留する感光膜
２１１の上部の金属膜２１２を感光膜２１１を除去しな
がら同時に除去するリフト−オフ（ｌｉｆｔ−ｏｆｆ）
方法を利用して除去する。
２１１の上部の金属膜２１２を感光膜２１１を除去しな
がら同時に除去するリフト−オフ（ｌｉｆｔ−ｏｆｆ）
方法を利用して除去する。
【００２６】以後の工程過程は上記本発明に係る図７〜
図１０に示された工程段階と同一である。
図１０に示された工程段階と同一である。
【００２７】
【発明の効果】上記のように本発明によれば、最初に自
己整列（セルフアライン）に形成されたコンタクト媒介
物を形成し、それ以後に充分な工程マージンを有するコ
ンタクト媒介物を形成してコンタクトをなすことによ
り、ビット線コンタクトおよび電荷蓄積電極コンタクト
工程等に適用される場合、高集積化による微細な幅を有
するゲート電極間にゲートとの短絡を防止するコンタク
トを形成して、半導体素子の収率および高集積化を達成
する効果がある。
己整列（セルフアライン）に形成されたコンタクト媒介
物を形成し、それ以後に充分な工程マージンを有するコ
ンタクト媒介物を形成してコンタクトをなすことによ
り、ビット線コンタクトおよび電荷蓄積電極コンタクト
工程等に適用される場合、高集積化による微細な幅を有
するゲート電極間にゲートとの短絡を防止するコンタク
トを形成して、半導体素子の収率および高集積化を達成
する効果がある。
【図１】従来技術に係るコンタクト形成工程の断面図で
ある。
ある。
【図２】従来技術に係るコンタクト形成工程の断面図で
ある。
ある。
【図３】従来技術に係るコンタクト形成工程の断面図で
ある。
ある。
【図４】本発明の一実施例に係るコンタクト形成工程の
断面図である。
断面図である。
【図５】本発明の一実施例に係るコンタクト形成工程の
断面図である。
断面図である。
【図６】本発明の一実施例に係るコンタクト形成工程の
断面図である。
断面図である。
【図７】本発明の一実施例に係るコンタクト形成工程の
断面図である。
断面図である。
【図８】本発明の一実施例に係るコンタクト形成工程の
断面図である。
断面図である。
【図９】本発明の一実施例に係るコンタクト形成工程の
断面図である。
断面図である。
【図１０】本発明の一実施例に係るコンタクト形成工程
の断面図である。
の断面図である。
【図１１】本発明の別の実施例に係るコンタクト形成工
程の断面図である。
程の断面図である。
【図１２】本発明のさらに別の実施例に係るコンタクト
形成工程の断面図である。
形成工程の断面図である。
【図１３】本発明のさらに別の実施例に係るコンタクト
形成工程の断面図である。
形成工程の断面図である。
【図１４】本発明のさらに別の実施例に係るコンタクト
形成工程の断面図である。
形成工程の断面図である。
２０１ シリコン基板 ２０２ ゲート電極 ２０３，２０６，２０９ 絶縁膜 ２０４ スペーサー絶縁膜 ２０５，２０８ シリコン膜 ２０８ スペーサーシリコン膜 ２０７ 選択的金属膜 ２１０，２１２ 金属膜 ２１１ 感光膜 ２２０ ゲート絶縁膜 ２３０，２４０ 接触窓
───────────────────────────────────────────────────── フロントページの続き (72)発明者 バク チョン コン 大韓民国 467−860，キユンキド，イチ ヨンクン，ブバリウブ，アミリ，サン 136−１ ヒュンダイ・エレクトロニク ス・インダストリーズ・カンパニー・リ ミテッド バンドチョヨングソナイ (72)発明者 ハン ソン ミン 大韓民国 467−860，キユンキド，イチ ヨンクン，ブバリウブ，アミリ，サン 136−１ ヒュンダイ・エレクトロニク ス・インダストリーズ・カンパニー・リ ミテッド バンドチョヨングソナイ (72)発明者 ノ コン ミョン 大韓民国 467−860，キユンキド，イチ ヨンクン，ブバリウブ，アミリ，サン 136−１ ヒュンダイ・エレクトロニク ス・インダストリーズ・カンパニー・リ ミテッド バンドチョヨングソナイ
Claims (6)
- 【請求項１】 コンタクトされる第１伝導膜上に絶縁さ
れて形成された第２伝導膜パターン間の微細な間隔間に
コンタクト物質をコンタクトさせる半導体素子のコンタ
クト形成方法において、 上記第２伝導膜パターン間を通過する第１コンタクト媒
介物を第１伝導膜に自己整列コンタクトさせる段階と、 上記第１コンタクト媒介物の所定部位に第２コンタクト
媒介物をコンタクトさせる段階と、 上記第２コンタクト媒介物側壁に伝導膜スペーサーを形
成すると同時に第１コンタクト媒介物をパターニングす
る段階と、 上記第２コンタクト媒介物にコンタクトされる最終コン
タクト物質を形成する段階とを含むことを特徴とする半
導体素子のコンタクト形成方法。 - 【請求項２】 上記第１コンタクト媒介物の所定部位に
第２コンタクト媒介物をコンタクトさせる段階は、 全体構造の上部に第１絶縁膜を形成する段階と、 上記第１絶縁膜の所定部位をエッチングして第１コンタ
クト媒介物の所定部位が露出する接触窓を形成する段階
と、 上記露出された第１コンタクト媒介物上に選択的に形成
される第２コンタクト媒介物を形成する段階と、 上記第１絶縁膜を除去する段階とを含むことを特徴とす
る請求項１記載の半導体素子のコンタクト形成方法。 - 【請求項３】 上記第１コンタクト媒介物は、シリコン
膜であることを特徴とする請求項２記載の半導体素子の
コンタクト形成方法。 - 【請求項４】 上記第２コンタクト媒介物は、タングス
テン（Ｗ）、タングステンシリサイド（ＷＳｉ2 ）、お
よび多結晶シリコンのうちいずれか１つであることを特
徴とする請求項３記載の半導体素子のコンタクト形成方
法。 - 【請求項５】 上記第１コンタクト媒介物の所定部位に
第２コンタクト媒介物をコンタクトさせる段階は、 全体構造の上部に感光膜を形成する段階と、 上記感光膜の所定部位を除去して第１コンタクト媒介物
の所定部位が露出する接触窓を形成する段階と、 上記接触窓の形成による段差のある部位で蒸着率が低い
第２コンタクト媒介物を全体構造の上部に形成する段階
と、 上記感光膜を除去すると同時に、感光膜上部に形成され
た第２コンタクト媒介物を除去する段階とを含むことを
特徴とする請求項１記載の半導体素子のコンタクト形成
方法。 - 【請求項６】 上記第２コンタクト媒介物は、アルミニ
ウム（Ａｌ）膜、アルミニウム（Ａｌ）−チタニウム
（Ｔｉ）−アルミニウム（Ａｌ）膜、アルミニウム（Ａ
ｌ）−銅（Ｃｕ）膜、タングステン（Ｗ）膜、チタニウ
ム（Ｔｉ）膜、チタニウムナイトライド（ＴｉＮ）膜の
うちいずれか１つであることを特徴とする請求項１記載
の半導体素子のコンタクト形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR93021960A KR970007819B1 (en) | 1993-10-21 | 1993-10-21 | Contact forming method of semiconductor device |
| KR93P21960 | 1993-10-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07201995A JPH07201995A (ja) | 1995-08-04 |
| JP2577196B2 true JP2577196B2 (ja) | 1997-01-29 |
Family
ID=19366328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6253097A Expired - Fee Related JP2577196B2 (ja) | 1993-10-21 | 1994-10-19 | 半導体素子のコンタクト形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5527738A (ja) |
| JP (1) | JP2577196B2 (ja) |
| KR (1) | KR970007819B1 (ja) |
| DE (1) | DE4437761B4 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6214727B1 (en) | 1997-02-11 | 2001-04-10 | Micron Technology, Inc. | Conductive electrical contacts, capacitors, DRAMs, and integrated circuitry, and methods of forming conductive electrical contacts, capacitors, DRAMs, and integrated circuitry |
| JPH10242420A (ja) * | 1997-02-27 | 1998-09-11 | Toshiba Corp | 半導体装置およびその製造方法 |
| US6080666A (en) * | 1999-03-23 | 2000-06-27 | United Microelectronics Corp. | Method for increasing landing pad area |
| US6372640B1 (en) * | 2001-07-31 | 2002-04-16 | Macronix International Co., Ltd. | Method of locally forming metal silicide layers |
| US6482738B1 (en) * | 2001-11-30 | 2002-11-19 | Macronix International Co., Ltd. | Method of locally forming metal silicide layers |
| DE10212914A1 (de) * | 2002-03-22 | 2003-10-16 | Infineon Technologies Ag | Herstellungsverfahren für einen Kontakt in einer Halbleiterstruktur und entsprechender Kontakt |
| CN1301547C (zh) * | 2003-12-10 | 2007-02-21 | 南亚科技股份有限公司 | 形成位元线接触窗的方法 |
| TWI355042B (en) * | 2007-04-27 | 2011-12-21 | Nanya Technology Corp | Method for forming bit-line contact plug and trans |
| KR101033347B1 (ko) * | 2008-10-14 | 2011-05-09 | 주식회사 동부하이텍 | 이미지센서의 제조방법 |
| CN113316840A (zh) * | 2019-03-28 | 2021-08-27 | 东京毅力科创株式会社 | 半导体装置的制造方法 |
| KR102670879B1 (ko) * | 2022-03-24 | 2024-05-29 | 황구연 | 하부 개폐형 혼합기 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4648175A (en) * | 1985-06-12 | 1987-03-10 | Ncr Corporation | Use of selectively deposited tungsten for contact formation and shunting metallization |
| US4962060A (en) * | 1987-03-10 | 1990-10-09 | Advanced Micro Devices, Inc. | Making a high speed interconnect system with refractory non-dogbone contacts and an active electromigration suppression mechanism |
| GB2233494A (en) * | 1989-06-26 | 1991-01-09 | Philips Nv | Providing an electrode on a semiconductor device |
| JPH0783066B2 (ja) * | 1989-08-11 | 1995-09-06 | 株式会社東芝 | 半導体装置の製造方法 |
| EP0529717A3 (en) * | 1991-08-23 | 1993-09-22 | N.V. Philips' Gloeilampenfabrieken | Method of manufacturing a semiconductor device having overlapping contacts |
| US5331116A (en) * | 1992-04-30 | 1994-07-19 | Sgs-Thomson Microelectronics, Inc. | Structure and method for forming contact structures in integrated circuits |
-
1993
- 1993-10-21 KR KR93021960A patent/KR970007819B1/ko not_active IP Right Cessation
-
1994
- 1994-10-19 JP JP6253097A patent/JP2577196B2/ja not_active Expired - Fee Related
- 1994-10-21 DE DE4437761A patent/DE4437761B4/de not_active Expired - Fee Related
- 1994-10-21 US US08/326,871 patent/US5527738A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR950012601A (ko) | 1995-05-16 |
| US5527738A (en) | 1996-06-18 |
| JPH07201995A (ja) | 1995-08-04 |
| KR970007819B1 (en) | 1997-05-17 |
| DE4437761B4 (de) | 2005-12-22 |
| DE4437761A1 (de) | 1995-04-27 |
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