KR100523605B1 - 반도체 소자의 커패시터 형성 방법 - Google Patents

Abstract

본 발명은 스페이서 형성을 위한 식각 공정 중에 발생하는 금속 잔류물에 기인하는 하부 금속층과 상부 금속층 간의 금속 브리지를 방지할 수 있도록 한다는 것으로, 이를 위하여 본 발명은, MIM 구조의 커패시터용 스페이서의 형성을 위한 식각 공정시에 하부 금속층과 상부 금속층의 상부가 노출되는 종래 방식과는 달리, 스페이서의 형성을 위한 식각 공정 전에 상부 금속층의 상부에 TEOS 산화막 등의 차단막을 먼저 형성해 두는 간단한 공정을 통해, 스페이서의 형성을 위한 식각 공정 중에 상부 금속층의 상부가 노출되지 않도록 하여, 스페이서 식각 공정 중에 발생하는 하부 금속층의 식각 잔류물에 기인하여 하부 금속층과 상부 금속층 간에 금속 브리지가 발생하는 것을 효과적으로 차단함으로써, 반도체 소자의 신뢰도 증진은 물론 생산성 향상을 실현할 수 있는 것이다.

Description

반도체 소자의 커패시터 형성 방법{METHOD FOR FORMING CAPACITOR OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 반도체 소자에 MIM(metal insulator metal) 구조의 커패시터를 형성하는데 적합한 반도체 소자 제조 기법에 관한 것이다.

현재 상용화되어 있는 혼합 신호(mixed signal) 디바이스는 기존의 로직 디바이스에 커패시터와 인덕터 등을 장착한 형태의 구조는 갖는데, 여기에서 실리콘 기판 상에 커패시터를 구현하는 방법으로는 MIM(metal insulator metal) 구조가 널리 상용화되어 있으며, 현재 상용화되고 있는 MIM 공정은 크게 두 가지로 분류, 즉 스페이서 구조를 갖는 것과 스페이서 구조를 갖지 않는 것으로 분류된다. 여기에서, 본 발명은 MIM 구조를 갖는 커패시터의 제조 공정 개선에 관련된다.

도 2a 내지 2e는 종래 방법에 따라 반도체 소자의 커패시터를 형성하는 과정을 도시한 공정 순서도이다.

도 2a를 참조하면, 임의의 공정 조건을 갖는 증착 공정을 순차 수행하여 실리콘 기판(202) 상에 커패시터 하부 금속층으로 사용될 하부 금속 물질(204)과 SiN 등의 절연 물질(206a)을 순차 증착한다.

다음에, 임의의 공정 조건을 갖는 증착 공정을 순차 수행함으로서, 일 예로서 도 2b에 도시된 바와 같이, 절연 물질(206a)의 상부에 예를 들면 Ti/TiN 등의 다층 구조를 갖는 커패시터용 상부 금속 물질(208a)을 형성한다.

이어서, 포토레지스트 도포 → 노광 → 현상 공정을 수행하여 상부 금속 물질(208a)의 상부에 임의의 패턴을 갖는 식각 마스크(도시 생략)을 형성하고, 이 식각 마스크를 식각 장벽층으로 하는 식각 공정(또는 마스크 공정)을 통해 상부 금속 물질(208a)의 일부를 선택적으로 식각함으로써, 일 예로서 도 2c에 도시된 바와 같이, 절연 물질(206a)의 상부 일부를 선택적으로 노출시키는 상부 금속층(208)을 완성한다. 이러한 식각 공정 중에, 노출되는 절연 물질(206a)의 상부 일부도 제거된다.

그런 다음, 측벽에서의 스페이서 형성을 위해, 증착 공정을 수행함으로써, 일 예로서 도 2d에 도시된 바와 같이, 실리콘 기판(202)의 전면에 스페이서 형성 물질(210a)을 형성한다. 이러한 스페이서 형성 물질(210a)로는, 예를 들면 SiN 등을 사용할 수 있다.

다음에, RIE(반응성 이온 식각) 등의 건식 식각 공정(또는 마스크 공정)을 수행하여 상부 금속층(208)의 상부와 하부 금속층(204)의 상부 일부를 노출시키고 스페이서 형성 물질(210a)의 일부를 측벽에 잔류시킴으로써, 일 예로서 도 2e에 도시된 바와 같이, 스페이서(210)를 형성한다. 즉, 상술한 바와 같은 일련의 과정들을 통해 실리콘 기판(202) 상에 하부 금속층(204), 절연막(206), 상부 금속층(208) 및 스페이서(210)로 된 MIM 구조의 커패시터를 완성한다.

그러나, 상술한 바와 같은 일련의 과정을 통해 제조되는 종래의 커패시터는 스페이서 형성을 위한 식각 공정 중에 커패시터의 하부 금속층에 대한 식각 잔류물(212)이 스페이서(210)의 상부로 흡착되고, 이로 인해 하부 금속층(204)과 상부 금속층(208)간에 금속 브리지(metal bridge)를 유발시키는 문제가 있으며, 이러한 문제는 결국 누설 전류 및 반도체 소자의 신뢰성에 악영향을 주어 반도체 소자의 생산성을 저하시키는 요인으로 작용하고 있는 실정이다.

상기한 문제점들을 해소하기 위하여, 스페이서의 건식 식각시에 스페이서 형성 물질의 두께(스페이서 필름 두께)와 공정 조건을 적절하게 조절하는 것을 고려할 수 있으나, 이러한 방식으로 하더라도 상부 금속층과 하부 금속층 간의 금속 브리지를 확실하게 차단할 수 없을 뿐만 아니라 어려운 공정 조건 등으로 인해 소자의 생산성이 저하되는 문제를 수반할 수밖에 없었다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 스페이서 형성을 위한 식각 공정 중에 발생하는 금속 잔류물에 기인하는 하부 금속층과 상부 금속층 간의 금속 브리지를 방지할 수 있는 반도체 소자의 커패시터 형성 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 기판 상에 MIM 구조의 커패시터를 형성하는 방법으로서, 상기 기판 상에 하부 금속층, 절연 물질, 상부 금속 물질 및 차단 물질을 순차 적층하는 과정과, 식각 마스크를 이용하는 식각 공정을 통해 상기 차단 물질, 상부 금속 물질의 일부를 선택적으로 제거하여 상기 절연 물질의 상부 일부를 노출시킴으로써, 상기 절연 물질 상에 임의의 패턴을 갖는 상부 금속층과 차단막을 형성하는 과정과, 상기 기판의 전면에 스페이서 형성 물질을 형성하는 과정과, 식각 공정을 통해 상기 차단막 및 하부 금속층 상의 노출된 절연 물질 상에 있는 스페이서 형성 물질과 상기 노출된 절연 물질을 제거함으로써, 측벽에 잔류하는 형태의 스페이서를 형성하는 과정을 포함하는 반도체 소자의 커패시터 형성 방법을 제공한다.

본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.

본 발명의 핵심 기술요지는, MIM 구조의 커패시터용 스페이서의 형성을 위한 식각 공정시에 하부 금속층과 상부 금속층의 상부가 노출되는 전술한 종래 방식과는 달리, 스페이서의 형성을 위한 식각 공정 전에 상부 금속층의 상부에 TEOS 산화막 등의 차단막을 먼저 형성해 두고, 스페이서의 형성을 위한 식각 공정 중에 상부 금속층의 상부가 노출되지 않도록 함으로서, 스페이서 식각 공정 중에 발생하는 하부 금속층의 식각 잔류물에 기인하여 하부 금속층과 상부 금속층 간에 금속 브리지가 유발되는 것을 차단하도록 한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.

도 1a 내지 1f는 본 발명의 바람직한 실시 예에 따라 반도체 소자의 커패시터를 형성하는 과정을 도시한 공정 순서도이다.

도 1a를 참조하면, 임의의 공정 조건을 갖는 증착 공정을 순차 수행하여 실리콘 기판(102) 상에 커패시터 하부 금속층으로 사용될 하부 금속 물질(104)과 절연 물질(106a)을 순차 형성한다. 여기에서, 절연 물질(106a)로는, 예를 들면 SiN 등을 사용할 수 있다.

다음에, 임의의 공정 조건을 갖는 스퍼터링 등의 증착 공정을 순차 수행함으로서, 일 예로서 도 1b에 도시된 바와 같이, 절연 물질(106a)의 상부에 다층 구조의 커패시터용 상부 금속 물질(108a)을 형성하는데, 여기에서 상부 금속 물질(108a)로는, 예를 들면 Ti/TiN 등을 사용할 수 있다.

또한, 임의의 공정 조건을 갖는 증착 공정을 수행함으로써, 일 예로서 도 1c에 도시된 바와 같이, 상부 금속 물질(108a)의 상부 전면에 걸쳐 소정 두께의 차단 물질(110a)을 형성하며, 이러한 차단 물질(110a)로는, 예를 들면 TEOS 산화막 등을 사용할 수 있으며, 그 두께는 후속하는 공정에서의 공정 마진 등을 고려할 때 대략 150 - 250Å 정도가 바람직하다.

여기에서, 상부 금속 물질(108a)의 상부에 차단 물질(110a)을 형성하는 것은, 후속하는 스페이서 형성을 위한 식각 공정 중에 상부 금속층의 상부가 노출되는 것을 방지하기 위한 공정 마진으로 사용하기 위해서이다.

다음에, 포토레지스트 도포 → 노광 → 현상 공정을 수행하여 차단 물질(110a)의 상부에 임의의 패턴을 갖는 식각 마스크(도시 생략)을 형성하고, 이 식각 마스크를 식각 장벽층으로 하는 RIE 등의 식각 공정(또는 마스크 공정)을 통해 차단 물질(110a)과 상부 금속 물질(108a)의 일부를 선택적으로 순차 식각함으로써, 일 예로서 도 1d에 도시된 바와 같이, 절연 물질(106a)의 상부 일부를 선택적으로 노출시키는 차단막(110)과 상부 금속층(108)을 형성한다. 여기에서, 상부 금속층(108)의 상부에 형성되는 차단막(110)은 스페이서 형성을 위한 식각 공정시에 상부 금속층(108)의 상부가 노출되는 것을 방지하는 기능을 갖는다.

이어서, 측벽에서의 스페이서 형성을 위해, 증착 공정을 수행함으로써, 일 예로서 도 1e에 도시된 바와 같이, 차단막(110)과 상부 금속층(108)이 형성된 실리콘 기판(102)의 전면에 스페이서 형성 물질(112a)을 형성한다. 이러한 스페이서 형성 물질(112a)로는, 예를 들면 SiN 등을 사용할 수 있다.

다음에, RIE(반응성 이온 식각) 등의 건식 식각 공정(또는 마스크 공정)을 수행하여 차단막(110)의 상부와 하부 금속층(104)의 상부 일부를 노출시키고 스페이서 형성 물질(112a)의 일부를 측벽에 잔류시킴으로써, 일 예로서 도 1f에 도시된 바와 같이, 스페이서(112)를 형성한다.

즉, 본 발명에서는 상술한 바와 같은 일련의 과정들을 통해 실리콘 기판(102) 상에 하부 금속층(104), 절연막(106), 상부 금속층(108), 차단막(110) 및 스페이서(112)로 된 MIM 구조의 커패시터를 완성한다.

따라서, 본 발명에 따르면, 비록 스페이서 형성을 위한 식각 공정 중에 커패시터의 하부 금속층에 대한 식각 잔류물(114)이 스페이서의 상부에 흡착되더라도, 상부 금속층(108)의 상부가 노출되지 않고 차단막(110)으로 덮여 있기 때문에 식각 잔류물에 기인하는 하부 금속층(104)과 상부 금속층(108) 간의 금속 브리지 발생을 확실하게 방지할 수 있다.

이상 설명한 바와 같이 본 발명에 따르면, MIM 구조의 커패시터용 스페이서의 형성을 위한 식각 공정시에 하부 금속층과 상부 금속층의 상부가 노출되는 전술한 종래 방식과는 달리, 스페이서의 형성을 위한 식각 공정 전에 상부 금속층의 상부에 TEOS 산화막 등의 차단막을 먼저 형성해 두는 간단한 공정을 통해, 스페이서의 형성을 위한 식각 공정 중에 상부 금속층의 상부가 노출되지 않도록 하여, 스페이서 식각 공정 중에 발생하는 하부 금속층의 식각 잔류물에 기인하여 하부 금속층과 상부 금속층 간에 금속 브리지가 발생하는 것을 효과적으로 차단함으로써, 반도체 소자의 신뢰도 증진은 물론 생산성 향상을 실현할 수 있다.

도 1a 내지 1f는 본 발명의 바람직한 실시 예에 따라 반도체 소자의 커패시터를 형성하는 과정을 도시한 공정 순서도,

도 2a 내지 2e는 종래 방법에 따라 반도체 소자의 커패시터를 형성하는 과정을 도시한 공정 순서도.

<도면의 주요부분에 대한 부호의 설명>

102 : 실리콘 기판 104 : 하부 금속층

106 : 절연막 108 : 상부 금속층

110 : 차단막 112 : 스페이서

Claims (4)

1. 기판 상에 MIM 구조의 커패시터를 형성하는 방법으로서,

   상기 기판 상에 하부 금속층, 절연 물질, 상부 금속 물질 및 차단 물질을 순차 적층하는 과정과,

   식각 마스크를 이용하는 식각 공정을 통해 상기 차단 물질, 상부 금속 물질의 일부를 선택적으로 제거하여 상기 절연 물질의 상부 일부를 노출시킴으로써, 상기 절연 물질 상에 임의의 패턴을 갖는 상부 금속층과 차단막을 형성하는 과정과,

   상기 기판의 전면에 스페이서 형성 물질을 형성하는 과정과,

   식각 공정을 통해 상기 차단막 및 하부 금속층 상의 노출된 절연 물질 상에 있는 스페이서 형성 물질과 상기 노출된 절연 물질을 제거함으로써, 측벽에 잔류하는 형태의 스페이서를 형성하는 과정

   을 포함하는 반도체 소자의 커패시터 형성 방법.
2. 제 1 항에 있어서,

   상기 차단막은, TEOS 산화막인 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 차단막은, 150 - 250Å의 두께 범위를 갖는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
4. 제 1 항 또는 제 2 항에 있어서,

   상기 상부 금속층과 차단막은, 반응성 이온 식각(RIE) 공정을 통해 형성되는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.