KR100208442B1 - 반도체 소자의 비아홀 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 43
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 229910052751 metal Inorganic materials 0.000 claims abstract description 35
- 239000002184 metal Substances 0.000 claims abstract description 35
- 238000005530 etching Methods 0.000 claims abstract description 15
- 238000000206 photolithography Methods 0.000 claims abstract description 11
- 239000011229 interlayer Substances 0.000 abstract description 9
- 238000001312 dry etching Methods 0.000 abstract description 4
- 239000010410 layer Substances 0.000 abstract description 4
- 239000010408 film Substances 0.000 description 48
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 반도체 소자의 비아홀 형성방법이 개시된다.
본 발명은 다수의 금속배선이 형성된 웨이퍼상에 제1산화막을 형성하고, 제1산화막상에 SOG막 도포후 실제 비아홀 크기보다 큰 비아홀 콘택이 형성된 마스크를 사용하여 SOG막에 홈을 형성하고, 이후 홈을 완전히 매립하는 공정(제2산화막형성 후 SOG막을 형성하는 2단계공정 또는 제2산화막을 두껍게 형성하는 1단계공정)을 실시한 후 비아홀 크기의 콘택 마스크를 사용하여 비아홀을 형성한다.
따라서, 본 발명은 비아홀 측벽에서 SOG막의 노출없이 비아홀을 형성할 수 있으며, 또한 건식식각으로 비아홀을 형성할 때 SOG막이 노출되지 않으므로, 양호한 식각 형상을 갖는 비아홀을 형성할 수 있을 뿐만 아니라, 금속 층간 절연막중 제2산화막이 얇을 경우에 발생할 수 있는 포토리소그라피 공정의 문제를 해결할 수 있다.
Description
제1a 내지 1f도는 본 발명의 제1실시예에 의한 반도체 소자의 비아홀 형성방법을 설명하기 위해 도시한 소자의 단면도.
제2a 내지 2e도는 본 발명의 제2실시예에 의한 반도체 소자의 비아홀 형성방법을 설명하기 위해 도시한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
11, 21 : 웨이퍼 12, 19, 22, 29 : 금속배선
13, 16, 23, 26 : 산화막 14, 17, 24 : SOG막
15, 25 : 홈 18, 28 : 비아홀
본 발명은 반도체 소자의 비아홀 형성방법에 관한 것으로 특히 다층 금속배선간을 절연시키는 금속 층간 절연막으로 사용되는 SOG(Spin On Glass)로 부터 발생되는 문제점을 개선하여 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 비아홀 형성방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 금속배선은 다층 구조로 이루어지고 있으며, 이들 다층 금속배선간을 절연시키는 금속 층간 절연막으로는 SOG나 O3-TEOS 산화막등이 주로 사용되고 있다. 현재는 금속배선간의 공간을 채우기 위하여, 갭 필링(gap filling)특성이 아주 양호한 SOG를 금속 층간 절연막으로 주로 사용되고 있으나 SOG를 형성한 후, 후공정에서 SOG로부터 유출되는 수분등으로 인해 반도체 소자의 신뢰성이 저하되고 있다.
비아홀 형성후 제2금속배선 형성시, SOG로부터 발생하는 수분과 이물질로 인해 비아 콘택 저항을 증가시키고 있으며, 이러한 문제점을 해결하기 위해서 현재는 제2금속배선 증착전에 웨이퍼를 약 450℃의 온도에서 일정시간 유지시켜 SOG내의 수분을 제거하는 디게싱(degasing) 공정을 진행한다든가, 비아홀 형성후 비아홀 측벽에 스페이서(spacer)를 형성하여 SOG로 부터의 수분 발생을 억제하고 있다. 또한, 비아홀을 형성할 때 다른 금속 층간 절연막과 SOG간의 물성특성 차이로 인해 건식식각시에 SOG가 과도하게 식각됨으로 비아홀 측벽의 SOG가 움푹 들어가는 불량한 식각 형상이 발생되고 있다. 이것은 알루미늄 스퍼터링 공정으로 제2금속배선을 형성할 때, 비아홀을 채우는 특성을 저하시키는 요인으로 작용되는 문제점이 있다.
따라서, 본 발명은 갭 필링 특성이 양호한 SOG를 금속 층간 절연막으로 사용하되, 제2금속배선 형성시에 비아홀 측벽에 노출된 SOG로 인한 문제점을 해결하여 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 비아홀 형성방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 비아홀 형성방법은 다수의 금속배선이 형성된 웨이퍼상에 제1산화막을 형성하고, 제1산화막상에 SOG막 도포후 실제 비아홀 크기보다 큰 비아홀 콘택이 형성된 마스크를 사용하여 SOG막에 홈을 형성하고, 이후 홈을 완전히 매립하는 공정(제2산화막형성 후 SOG막을 형성하는 2단계공정 또는 제2산화막을 두껍게 형성하는 1단계공정)을 실시한 후 실제 비아홀 크기의 콘택 마스크를 사용하여 비아홀을 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제1a 내지 1f도는 본 발명의 제1실시예에 의한 반도체 소자의 비아홀 형성방법을 설명하기 위해 도시한 소자의 단면도이다.
제1a도는 웨이퍼(11)상에 다수의 제1금속배선(12)을 형성하고 다수의 제1금속배선(12)을 포함한 웨이퍼(11)상에 제1산화막(13)을 얇게 형성한 것이 도시된다.
제1b도는 다수의 제1금속배선(12)간의 공간을 효율적으로 채우기 위하여 갭 필링 특성이 양호한 제1 SOG막(14)을 제1산화막(13)상에 두껍게 도포하고, 형성될 비아홀의 크기보다 큰 비아홀 콘택이 형성된 마스크를 사용한 포토리소그라피 공정과 제1 SOG막(14) 식각공정으로 홈(15)을 형성한 것이 도시된다.
제1c도는 홈(15)이 형성된 제1 SOG막(14)상에 제2산화막(16)을 얇게 형성한 것이 도시된다. 이때, 제2산화막(16)은 두께가 얇게 형성되기 때문에 홈(15)을 완전히 채우지 못하여, 홈(15)부분의 제2산화막(16)의 표면이 굴곡된다. 따라서, 이 상태로 비아홀을 형성하면 포토리소그라피 공정중 현상공정시에 콘택홀 내의 포토레지스트를 완전히 제거하기 어렵고, 비아홀 형성을 위한 건식식각시에 식각 형상이 불량해진다.
제1d도는 상기의 문제점을 해결하기 위하여, 제2 SOG막(17)을 제2산화막(16)상에 도포한 것이 도시된다. 따라서, 홈(15)부분이 완전히 매립된다.
제1e도는 실제 크기의 비아홀 콘택이 형성된 마스크를 사용한 포토리소그라피 공정과 제2 SOG막(17), 제2산화막(16), 제1 SOG(14) 및 제1산화막(13)을 식각공정으로 순차적으로 식각하여 비아홀(18)을 형성한 것이 도시된다.
제1f도는 제2 SOG막(17)을 완전히 제거한 후, 금속배선 형성공정을 통해 제1금속배선(12)과 연결된 제2금속배선(19)이 금속 층간 절연막(제1산화막, 제1 SOG막 및 제2산화막으로 구성됨)상에 형성된 것이 도시된다.
제2a 내지 2e도는 본 발명의 제2실시예에 의한 반도체 소자의 비아홀 형성방법을 설명하기 위해 도시한 소자의 단면도이다.
제2a도는 웨이퍼(21)상에 다수의 제1금속배선(22)을 형성하고, 다수의 제1금속배선(22)을 포함한 웨이퍼(21)상에 제1산화막(23)을 얇게 형성한 것이 되시된다.
제2b도는 다수의 제1금속배선(22)간의 공간을 효율적으로 채우기위하여 갭 필링 특성이 양호한 SOG막(24)을 제1산화막(23)상에 두껍게 도포하고, 형성될 비아홀의 크기보다 큰 비아홀 콘택이 형성된 마스크를 사용한 포토리소그라피 공정과 SOG막(24) 식각공정으로 홈(25)을 형성한 것이 도시된다.
제2c도는 홈(25)이 형성된 SOG막(24)상에 제2산화막(26)을 두껍게 형성한 것이 도시된다. 이때, 홈(25)은 제2산화막(26)을 두껍게 형성하기 때문에 완전히 매립된다.
제2d도는 실제 크기의 비아홀 콘택이 형성된 마스크를 사용한 포토리소그라피 공정과 제2산화막(26), SOG막(24) 및 제1산화막(23)을 식각공정으로 순차적으로 식각하여 비아홀(28)을 형성한 것이 도시된다.
제2e도는 금속배선 형성공정을 통해 제1금속배선(12)과 연결된 제2금속배선(29)이 금속 층간 절연막(제1산화막, SOG막 및 제2산화막으로 구성됨)상에 형성된 것이 도시된다.
상술한 바에 의거한 본 발명은 비아홀 측벽으로 SOG막의 노출없이 비아홀을 형성할 수 있으며, 또한 건식식각으로 비아홀을 형성할 때 SOG막이 노출되지 않으므로, 양호한 식각 형상을 갖는 비아홀을 형성할 수 있을뿐만 아니라, 제1실시예에서와 같이 금속 층간 절연막중 제2산화막이 얇을 경우에 발생할 수 있는 포토리스그라피 공정의 문제를 해결할 수 있다.
Claims (2)
- 반도체 소자의 비아홀 형성방법에 있어서, 웨이퍼상에 다수의 제1금속배선을 형성하고, 상기 다수의 제1금속배선을 포함한 상기 웨이퍼상에 제1산화막을 얇게 형성하는 단계와, 상기 제1산화막상에 제1 SOG막을 두껍게 도포하고, 형성될 비아홀의 크기보다 큰 비아홀 콘택이 형성될 마스크를 사용한 포토리소그라피 공정과 상기 제1 SOG막 식각공정으로 홈을 형성하는 단계와, 상기 홈이 형성된 상기 제1 SOG막상에 제2산화막을 얇게 형성하는 단계와, 상기 제2산화막에 제2 SOG막을 도포하여 상기 홈 부분이 완전히 매립되게 하는 단계와, 실제 크기의 비아홀 콘택이 형성된 마스크를 사용한 포토리소그라피 공정과 상기 제2 SOG막, 제2산화막, 제1 SOG막 및 제1산화막을 식각공정으로 순차적으로 식각한 후, 상기 제2 SOG막을 완전히 제거하여 비아홀을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
- 반도체 소자의 비아홀 형성방법에 있어서, 웨이퍼상에 다수의 제1금속배선을 형성하고, 상기 다수의 제1금속배선을 포함한 상기 웨이퍼상에 제1산화막을 얇게 형성하는 단계와, 상기 제1산화막상에 SOG막을 두껍게 도포하고, 형성될 비아홀의 크기보다 큰 비아홀 콘택이 형성된 마스크를 사용한 포토리소그라피 공정과 상기 SOG막 식각공정으로 홈을 형성하는 단계와, 상기 홈이 형성된 상기 SOG막상에 제2산화막을 두께 형성하여 상기 홈 부분이 완전히 매립되게 하는 단계와, 실제 크기의 비아홀 콘택이 형성된 마스크를 사용한 포토리소그라피 공정과 상기 제2산화막, SOG막 및 제1산화막을 식각공정으로 순차적으로 식각하여 비아홀을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950017288A KR100208442B1 (ko) | 1995-06-24 | 1995-06-24 | 반도체 소자의 비아홀 형성방법 |
| US08/668,845 US5702568A (en) | 1995-06-24 | 1996-06-24 | Method of forming a via hole of a semiconductor device with spin-on-glass film sealed by an oxide film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950017288A KR100208442B1 (ko) | 1995-06-24 | 1995-06-24 | 반도체 소자의 비아홀 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970003483A KR970003483A (ko) | 1997-01-28 |
| KR100208442B1 true KR100208442B1 (ko) | 1999-07-15 |
Family
ID=19418169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950017288A KR100208442B1 (ko) | 1995-06-24 | 1995-06-24 | 반도체 소자의 비아홀 형성방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5702568A (ko) |
| KR (1) | KR100208442B1 (ko) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6825132B1 (en) | 1996-02-29 | 2004-11-30 | Sanyo Electric Co., Ltd. | Manufacturing method of semiconductor device including an insulation film on a conductive layer |
| US6599847B1 (en) * | 1996-08-27 | 2003-07-29 | Taiwan Semiconductor Manufacturing Company | Sandwich composite dielectric layer yielding improved integrated circuit device reliability |
| KR100383498B1 (ko) | 1996-08-30 | 2003-08-19 | 산요 덴키 가부시키가이샤 | 반도체 장치 제조방법 |
| US6288438B1 (en) | 1996-09-06 | 2001-09-11 | Sanyo Electric Co., Ltd. | Semiconductor device including insulation film and fabrication method thereof |
| JP3015767B2 (ja) * | 1996-12-25 | 2000-03-06 | 三洋電機株式会社 | 半導体装置の製造方法及び半導体装置 |
| US5985766A (en) | 1997-02-27 | 1999-11-16 | Micron Technology, Inc. | Semiconductor processing methods of forming a contact opening |
| JP2975934B2 (ja) | 1997-09-26 | 1999-11-10 | 三洋電機株式会社 | 半導体装置の製造方法及び半導体装置 |
| US6690084B1 (en) | 1997-09-26 | 2004-02-10 | Sanyo Electric Co., Ltd. | Semiconductor device including insulation film and fabrication method thereof |
| TW374946B (en) * | 1997-12-03 | 1999-11-21 | United Microelectronics Corp | Definition of structure of dielectric layer patterns and the manufacturing method |
| US6015751A (en) * | 1998-04-06 | 2000-01-18 | Taiwan Semiconductor Manufacturing Company | Self-aligned connection to underlayer metal lines through unlanded via holes |
| US6794283B2 (en) | 1998-05-29 | 2004-09-21 | Sanyo Electric Co., Ltd. | Semiconductor device and fabrication method thereof |
| US6358831B1 (en) * | 1999-03-03 | 2002-03-19 | Taiwan Semiconductor Manufacturing Company | Method for forming a top interconnection level and bonding pads on an integrated circuit chip |
| US6133131A (en) * | 1999-04-19 | 2000-10-17 | United Microelectronics Corp. | Method of forming a gate spacer on a semiconductor wafer |
| US6534396B1 (en) * | 2000-10-10 | 2003-03-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Patterned conductor layer pasivation method with dimensionally stabilized planarization |
| KR100389034B1 (ko) * | 2000-11-30 | 2003-06-25 | 삼성전자주식회사 | 반도체 장치의 상하층 접속 형성 방법 및 그 방법에 의해형성된 반도체 장치 |
| US6917110B2 (en) * | 2001-12-07 | 2005-07-12 | Sanyo Electric Co., Ltd. | Semiconductor device comprising an interconnect structure with a modified low dielectric insulation layer |
| TWI240988B (en) * | 2004-01-07 | 2005-10-01 | Powerchip Semiconductor Corp | Method for fabricating a through hole on a semiconductor substrate |
| CN1303667C (zh) * | 2004-03-25 | 2007-03-07 | 力晶半导体股份有限公司 | 制作通孔的方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2017720C (en) * | 1990-05-29 | 1999-01-19 | Luc Ouellet | Sog with moisture-resistant protective capping layer |
| US5384483A (en) * | 1992-02-28 | 1995-01-24 | Sgs-Thomson Microelectronics, Inc. | Planarizing glass layer spaced from via holes |
| JP2751820B2 (ja) * | 1994-02-28 | 1998-05-18 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5422312A (en) * | 1994-06-06 | 1995-06-06 | United Microelectronics Corp. | Method for forming metal via |
-
1995
- 1995-06-24 KR KR1019950017288A patent/KR100208442B1/ko not_active IP Right Cessation
-
1996
- 1996-06-24 US US08/668,845 patent/US5702568A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR970003483A (ko) | 1997-01-28 |
| US5702568A (en) | 1997-12-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130426 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20140324 Year of fee payment: 16 |
|
| EXPY | Expiration of term |