CN1303667C

CN1303667C - 制作通孔的方法

Info

Publication number: CN1303667C
Application number: CNB2004100315794A
Authority: CN
Inventors: 曾贤俊
Original assignee: Powerchip Semiconductor Corp
Current assignee: Powerchip Semiconductor Corp
Priority date: 2004-03-25
Filing date: 2004-03-25
Publication date: 2007-03-07
Anticipated expiration: 2024-03-25
Also published as: CN1674249A

Abstract

本发明公开一种制作通孔的方法，包括：先形成一图案化的第一掩模层覆盖于一导电层以及一半导体衬底表面，用来定义出通孔的图案，且导电层顶部另有一顶盖层。然后蚀刻未被第一掩模层覆盖的顶盖层，直至暴露导电层的第一部分。随后移除第一掩模层，并在半导体衬底上依序形成一介电层及一图案化的第二掩模层。最后蚀刻未被第二掩模层覆盖的介电层，以暴露出前述导电层的第一部分。

Description

制作通孔的方法

技术领域

本发明涉及一种制作通孔(through hole)的方法，尤指一种利用两次蚀刻工艺来制作通孔的方法。

背景技术

在半导体工艺中，为了使金属氧化物半导体(metal oxide semiconductor，MOS)等元件以及各金属导电层之间能顺利地电连接形成完整的电路，故在进行多重金属化工艺(multilevel metallization process)时，必须于这些介电层内形成接触插塞(contact plug)或所谓的介层插塞(viaplug)，以作为各MOS晶体管与各金属导线层之间电连接的导线。

现有制作接触插塞或介层插塞的方式大多是先对介电层直接进行蚀刻工艺，以形成贯穿介电层的接触洞(contact hole)及介层洞(via hole)等的通孔(through hole)，然后再于其中填塞(filling)低电阻值的金属材料，以形成接触插塞或介层插塞。由于通孔制作的好坏，攸关其所连接着上、下两层金属层或导电材料是否能顺利电连接，故其也常成为影响超大规模集成电路(verylarge scale integration circuit)工艺的良弊很重要的因素。

请参考图1至图3，图1至图3为现有于半导体衬底10上制作通孔的方法的工艺示意图。如图1所示，半导体衬底10上包含有一栅极、字线、位线或金属导线12，其由一金属导电层14以及一抗反射层16所构成。现有方法是先在半导体衬底10表面形成一层介电层18，接着如图2所示，在介电层18表面形成一图案化的掩模层20，以于金属导线12上方定义出至少一通孔的图案。然后，如图3所示，以掩模层20为蚀刻屏蔽，进行一蚀刻工艺，移除没有被掩模层20覆盖的介电层18以及抗反射层16，直至导电层14表面。最后移除掩模层20，完成通孔22的工艺。

由图3可知，当利用掩模层20作为蚀刻屏蔽而进行蚀刻工艺时，会先蚀刻介电层18，再直接(in-situ)蚀刻抗反射层16。在现有技术中，当导电层14为铝铜合金等金属材料时，抗反射层16一般由氮化钛(TiN)层、钛金属(Ti)层或两者的组合所构成，而介电层18则由氧化层所组成。因此，若在同一反应室中进行蚀刻工艺，便会针对主要的蚀刻对象介电层18而使用四氟化碳(CF₄)、三氟甲烷(CHF₃)等对氧化层选择比较高的蚀刻气体。然而，此等蚀刻气体对于由TiN/Ti构成的抗反射层16的蚀刻速度却很慢，使得作为蚀刻屏蔽的掩模层20必须具有相当的厚度，此蚀刻工艺才能将抗反射层16完全蚀刻开来，但是过长的蚀刻时间与过厚的掩模层20却有产生削角以及崩塌等疑虑。此外，在蚀刻抗反射层16时，位于抗反射层16之上的介电层18仍然可能会受到蚀刻气体的作用而导致通孔22产生不规则的侧壁，而且对抗反射层16蚀刻也同时会在介电层18侧壁表面形成较难去除的残留物，影响蚀刻工艺的合格率。

发明内容

因此本发明的主要目的在于提供一种能以较高效率移除抗反射层而制作通孔的方法，以解决上述现有工艺的问题。

本发明公开一种于半导体衬底上制作至少一通孔的方法。首先于半导体衬底表面依序形成一导电层以及一顶盖层，接着形成一图案化的第一掩模层，定义出至少一通孔的图案，并进行一第一蚀刻工艺，移除没有被第一掩模层覆盖的顶盖层，直至导电层。随后移除第一掩模层，然后于半导体衬底上形成一介电层以及一图案化的第二掩模层，其中第二掩模层具有和第一掩模层相同的图案，最后再进行一第二蚀刻工艺，移除未被第二掩模层覆盖的介电层，直至暴露出导电层，以完成通孔的制作。

由于本发明方法是在形成介电层之前先对抗反射层进行蚀刻工艺，因此可以直接使用对抗反射层具有较高蚀刻率的蚀刻气体，以有效率地移除抗反射层。此外，由于在后续对介电层进行蚀刻工艺时，不需要对抗反射层进行较长时间的蚀刻，因此可使用厚度较薄的掩模层，以避免掩模层在蚀刻中崩塌或产生削角的危险。再者，由于掩模层的厚度较现有工艺的掩模层薄，使得电路图案和线宽设计也可以突破以往限制，提高半导体工艺的集成度。

附图说明

图1至图3为现有于半导体衬底上制作通孔的方法的工艺示意图；

图4至图10为本发明于一半导体衬底上制作至少一通孔的方法的工艺示意图。

附图标记说明

10 半导体衬底 12 金属导线

14 导电层 16 反射层

18 介电层 20 掩模层

22 通孔 30 半导体衬底

32 金属导电层 34 抗反射层

36 导线 38 第一掩模层

40 介电层 42 第二掩模层

44 通孔

具体实施方式

请参考图4至图10，图4至图10为本发明于一半导体衬底30上制作至少一通孔的方法的工艺示意图。如图4所示，首先于半导体衬底30表面形成一金属导电层32以及一抗反射层34，金属导电层32可选择如铝合金、铝铜合金等常用于半导体工艺中的导电材料，而半导体衬底30表面可另包含有多个已形成的半导体元件及介电层。其中，抗反射层34是用来降低金属导电层32的高反射性，以保障光刻工艺的图案转移精确性以及蚀刻工艺的合格率，因此抗反射层34可选择符合此功能的材料制作，例如氮化钛及/或钛金属(TiN/Ti)。

接着，如图5所示，进行一光刻暨蚀刻工艺，在抗反射层34之上形成一图案化的掩模层(图未示)，以定义出一导线的图案，随后利用图案化的掩模层为蚀刻屏蔽，移除部分抗反射层34以及金属导电层32，以形成至少一导线36结构。然后再于导线36上进行通孔的制作，请参考图6，先于半导体衬底30表面形成第一掩模层38，接着进行一光刻工艺，使第一掩模层38在导线36上定义出至少一通孔的图案。然后如图7所示，以第一掩模层38为蚀刻屏蔽，进行一第一蚀刻工艺，移除未被第一掩模层38覆盖的抗反射层34，直至暴露出金属导电层32。最后移除第一掩模层38。

由于第一蚀刻工艺的主要蚀刻对象是抗反射层34，因此可针对抗反射层34采用蚀刻选择比较佳的蚀刻气体。例如，若抗反射层34由TiN/Ti所构成，则蚀刻气体可选自三氯化硼以及氯气的组合(BCl₃/Cl₂)、四氯化碳(CCl₄)及六氟化硫(SF₆)组成的群组，以有效率地快速去除暴露出的TiN/Ti抗反射层34。此外，在制作导线36结构时所进行的蚀刻工艺以及此处的第一蚀刻工艺都需要移除部分的抗反射层34，所以此两个蚀刻工艺可使用相同的蚀刻成分，或是在同一反应室进行。另一方面，由于在此第一蚀刻工艺中，只针对抗反射层34来进行蚀刻，因此用来作为蚀刻屏蔽的第一掩模层38的厚度仅需控制在足够将抗反射层34蚀刻开的条件下即可。

请参考图8，随后于半导体衬底30上形成一介电层40，并同时填满抗反射层34中的开口，接着可选择性地进行一化学机械研磨工艺或高温的热流(thermal flow)，以平坦化介电层40表面。然后如图9所示，于介电层40上形成一图案化的第二掩模层42，其中第二掩模层42的图案具有和第一掩模层38相同的图案，以在导线36上方定义出通孔的图案。随后以第二掩模层42为蚀刻屏蔽，进行一第二蚀刻工艺，移除未被第二掩模层42覆盖的介电层40，直至暴露出金属导电层32。其中，若介电层40由氧化层所构成，在进行第二蚀刻工艺时，可选用三氟甲烷、四氟化碳或氩气(Ar)等对氧化层具有高蚀刻速率的蚀刻气体。最后移除残留的第二掩模层42，完成通孔44的制作，如图10所示。

后续于通孔44中填入导电材料以制作接触插塞的方法，包括先于通孔44侧壁表面形成如Ti/TiN的黏着层，再填入钨等导电材料，以使导线36与之后制作于介电层40上的导电元件形成电连接，此为现有技艺，在此不多加赘述。另一方面，本实施例也可应用于直接将铝等金属材料填入通孔44中，然后再对介电层40之上的金属材料进行蚀刻，以一并制作出介电层40上的金属导线且同时完成金属导线和导线36电连接的工艺。

本发明方法可适用于半导体工艺中任何位于介电层之上、下导电层或金属层的电连接工艺或者任何形式通孔的制作，包括接触洞、介层洞、栅极结构或双镶嵌结构(dual damascene structure)；即凡是在导电材料层上具有另一不同材质的顶盖层，且顶盖层和其上的介电层具有不同的蚀刻选择比时，都可利用本发明方法制作出具有较佳形状和节省工艺时间的通孔，例如当导电材料层为掺杂多晶硅层，而顶盖层为氮化硅(nitride)层的情况下。值得注意的是，在半导体工艺中，阻障层、抗反射层、屏蔽层或保护层都可为本发明中所定义的顶盖层。另一方面，应用本发明方法的精神，可使用较低工艺能力的机台来进行难度较高的工艺，不需因为产品设计规格的变更而更新机台。例如当元件材料的厚度随着设计需求而变高时，根据本发明方法，仍然可以分阶段，使用蚀刻能力较低的机台来针对特定单一材料进行蚀刻，而不需更换蚀刻能力较好的机台，可以节省设备成本。

相较于现有技术，本发明方法采取两阶段蚀刻工艺，先对顶盖层进行蚀刻工艺，在顶盖层中形成通孔图案，再于顶盖层之上形成介电层，并对介电层进行蚀刻，形成贯穿介电层以及顶盖层的通孔。由于两次蚀刻工艺都可以采用蚀刻选择比较高的蚀刻气体，以分别针对顶盖层以及介电层进行蚀刻，因此可以确保顶盖层被蚀刻完全，即使在顶盖层更厚的工艺上，也可以有效率地完成蚀刻。根据本发明的方法，蚀刻出的通孔有较完整的侧壁，且蚀刻速度亦被提高，尤其能节省现有进行顶盖层蚀刻的时间，而大幅提高工艺效率。再者，用来作为蚀刻屏蔽的第二掩模层所需的厚度比现有技术相对较薄，可以避免掩模层崩塌，而反应在光刻工艺上，则可以设计线宽更小、密度更高的图案。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所作的均等变化与修饰，皆应属本发明专利的涵盖范围。

Claims

1.一种制作通孔的方法，该方法包括：

于一半导体衬底表面形成一导电结构，该导电结构至少包含一导电层以及位于该导电层上的一顶盖层；

于该半导体衬底以及该导电结构表面形成一图案化的第一掩模层，定义出至少一通孔的图案；

进行一第一蚀刻工艺，移除未被该第一掩模层覆盖的该顶盖层，直至暴露出该导电层的至少一第一部份；

移除该第一掩模层；

于该半导体衬底上依序形成一介电层以及一图案化的第二掩模层，且该第二掩模层具有和该第一掩模层相同的图案；以及

进行一第二蚀刻工艺，移除未被该第二掩模层覆盖的该介电层，直至暴露出该导电层的该第一部份。

2.如权利要求1的方法，其中该导电层是一金属层，而该顶盖层是一抗反射层。

3.如权利要求1的方法，其中于该半导体衬底表面形成该导电结构的步骤至少包含：

于该半导体衬底上形成该导电层；

于该导电层上形成该顶盖层；

于该抗反射层上形成一图案化的第三掩模层，定义出该导电结构的图案；

进行一第三蚀刻工艺，以该第三掩模层当作蚀刻屏蔽，移除未被该第三掩模层覆盖的该顶盖层以及该导电层；以及

移除该第三掩模层。

4.如权利要求3的方法，其中该第一蚀刻工艺以及该第三蚀刻工艺于同一反应室进行。

5.如权利要求3的方法，其中该第一蚀刻工艺以及该第三蚀刻工艺使用相同的蚀刻成分。

6.如权利要求2的方法，其中该金属层包含一铝合金层。

7.如权利要求2的方法，其中该抗反射层包含氮化钛层及/或一钛金属层。

8.如权利要求7的方法，其中该第一蚀刻工艺的蚀刻气体选自三氯化硼/氯气、四氯化碳及六氟化硫组成的群组中的至少一种。

9.如权利要求1的方法，其中该导电层包含一掺杂多晶硅层，而该顶盖层包含氮化硅层。

10.如权利要求1的方法，其中该介电层包含一氧化层。

11.如权利要求10的方法，其中该第二蚀刻工艺的蚀刻气体选自三氟甲烷、四氟化碳及氩气组成的群组中的至少一种。