CN210984722U - 半导体结构 - Google Patents

Abstract

本实用新型涉及一种半导体结构，包括：介电层；导线层，位于介电层内，导线层包括第一导电部及第二导电部，第二导电部位于第一导电部的下方，且与第一导电部电连接；低介电常数材料层，位于相邻第一导电部之间。使得相邻两导线层之间的寄生电容减小，半导体结构的制作工艺易于操作与控制，因此能够准确的控制工艺过程，达到有效减小半导体结构中同层相邻铜线之间的寄生电容的效果，提升器件的可靠性和使用寿命。

Description

半导体结构

技术领域

本实用新型涉及半导体技术领域，特别是涉及一种半导体结构。

背景技术

随着半导体器件尺寸的缩小，业界已普遍使用金属铜来替代金属铝作为互连线材料。但是由于铜的干刻比较困难，因此实践中采用大马士革工艺形成铜互连结构，即现在介电层内刻蚀沟槽，然后再填充铜金属形成铜互连结构。

然而，随着器件尺寸的不断减小，由双大马士革工艺形成的铜线的间距很小，由双大马士革工艺形成的铜线之间间距极小，因此相邻的铜线之间会产生较大的寄生电容，造成电阻电容延迟(RC delay)，这严重影响了器件的可靠性及使用寿命。

实用新型内容

基于此，有必要针对上述技术问题，提供一种半导体结构。

一种半导体结构，包括：

介电层；

导线层，位于所述介电层内，所述导线层包括第一导电部及第二导电部，所述第二导电部位于所述第一导电部的下方，且与所述第一导电部电连接；

低介电常数材料层，位于相邻所述第一导电部之间。

通过上述技术方案，使得相邻两导线层之间的寄生电容减小，半导体结构的制作工艺易于操作与控制，因此能够准确的控制工艺过程，达到有效减小半导体结构中同层相邻铜线之间的寄生电容的效果，提升器件的可靠性和使用寿命。

在其中一个实施例中，所述低介电常数材料层还位于相邻所述第二导电部之间。

在其中一个实施例中，所述半导体结构还包括金属阻挡层，所述金属阻挡层位于所述导线层与所述低介电常数材料层之间及所述导线层与所述介电层之间。

在其中一个实施例中，所述第一导电部的宽度大于所述第二导电部的宽度。

在其中一个实施例中，所述半导体结构还包括覆盖保护层，所述覆盖保护层位于所述介电层上，且覆盖所述导线层的上表面及所述介电层的上表面。

在其中一个实施例中，所述介电层内形成有下层导电结构，所述下层导电结构包括导电金属层和阻挡层，所述阻挡层位于所述导电金属层与所述介电层之间，所述导电金属层与所述导线层电连接。

在其中一个实施例中，所述介电层内还形成有金属线层，位于所述下层导电结构上，所述金属线层与所述下层导电结构电连接并与所述导线层电连接。

在其中一个实施例中，所述介电层内还形成有保护层，位于所述金属线层的上表面。

在其中一个实施例中，所述第二导电部穿过所述保护层并与所述金属线层电连接。

在其中一个实施例中，所述低介电常数材料层的顶部不低于所述第一导电部的顶部，且所述低介电常数材料层的底部不高于所述第一导电部的底部。

附图说明

图1为本实用新型一个实施例展示半导体结构的制备方法流程图；

图2为本实用新型另一个实施例展示半导体结构的制备方法流程图；

图3为本实用新型的又一个实施例展示半导体结构的制备方法流程图；

图4为本实用新型的一个实施例展示介电层的截面结构示意图；

图5至图6为本实用新型的一个实施例中形成互连通孔的截面结构示意图；

图7至图8为本实用新型的一个实施例中形成低介电常数材料层的的截面结构示意图；

图9至图11为本实用新型的一个实施例中形成金属阻挡层和导线层的截面结构示意图；

图12为本实用新型的一个实施例中形成覆盖保护层后的截面结构示意图；其中，图12为本实用新型一个实施例展示的半导体结构的截面结构示意图；

图13为本实用新型的另一个实施例形成第一通孔部后的截面结构示意图；

图14为本实用新型的另一个实施例形成低介电常数材料层后的截面结构示意图；

图15至图16为本实用新型的另一个实施例形成第二通孔部的截面结构示意图；

图17至图19为本实用新型的另一个实施例形成导线层和金属阻挡层的截面结构示意图；

图20为本实用新型的另一个实施例中形成覆盖保护层后的截面结构示意图；其中，图20为本实用新型的另一个实施例展示半导体结构的截面结构示意图。

附图标记：10、介电层；11、互连通孔；12、低介电常数材料层；13、第一通孔部；14、第二通孔部；15、导线层；16、第一导电部；17、第二导电部；18、下层导电结构；19、导电金属层；20、阻挡层；21、金属线层；22、保护层；23、金属阻挡层；24、覆盖保护层；25、掩膜层；26、碳层。

具体实施方式

为了便于理解本实用新型，下面将参照相关附图对本实用新型进行更全面的描述。附图中给出了本实用新型的首选实施例。但是，本实用新型可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本实用新型的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本实用新型的技术领域的技术人员通常理解的含义相同。本文中在本实用新型的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本实用新型。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

在本实用新型的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。

如图1所示，为了减小相邻铜线之间的寄生电容，本实用新型提供了一种半导体结构的制备方法，具体包括以下步骤：

步骤S10：提供介电层10；

步骤S20：于介电层10内形成互连通孔11及低介电常数材料层12，互连通孔11包括第一通孔部13及第二通孔部14；第二通孔部14位于第一通孔部13的下方，且与第一通孔部13相连通；低介电常数材料层12至少位于第一通孔部13的侧壁；

步骤S30：于互连通孔11内形成导线层15，导线层15包括第一导电部16 及第二导电部17；第二导电部17填充于第二通孔部14内，第一导电部16填充于第一通孔部13内，且与第二导电部17一体连接。

对于步骤S10，具体的，如图4所示，在一个可选的实施例中，提供的介电层10可以由氧化物形成，可以为二氧化硅，介电层10内包括下层导电结构18，下层导电结构18包括导电金属层19和阻挡层20，导电金属层19可以为金属铝，阻挡层20可以为钛或氮化钛，阻挡层20位于导电金属层19与介电层10之间。

介电层10内还形成有金属线层21，金属线层21位于下层导电结构18上方且与下层导电结构18中的导电金属线直接接触，金属线层21可以由铜制成。介电层10内还形成有保护层22，保护层22位于金属线层21的上表面，保护层 22可以由低介电常数材料制成，如氮化硅。

对于步骤S20，在一个实施例中，具体包括以下步骤：

步骤S201：于介电层10内形成互连通孔11，如图5和图6所示。

具体的，于介电层10上形成掩膜层25，掩膜层25为光刻胶层，光刻刻蚀将掩膜层25图形化后，基于图形化后的掩膜层25刻蚀介电层10以形成第二通孔部14，第二通孔部14暴露出金属线层21；去除掩膜层25后通过旋涂工艺在介电层10上形成碳层26，碳层26填充第二通孔部14并覆盖介电层10的表面，于碳层26的表面再次形成一层掩膜层25，光刻刻蚀将掩膜层25图形化后，基于图形化后的掩膜层25再次刻蚀介电层10以形成第一通孔部13；去除光阻和碳层26；第一通孔部13与第二通孔部14共同组成互连通孔11，互连通孔11 暴露出金属线层21，第一通孔部13的宽度大小大于第二通孔部14的宽度大小。

步骤S202：于第一通孔部13的侧壁、第一通孔部13的底部、第二通孔部 14的侧壁及第二通孔部14的底部形成低介电常数材料层12，如图7所示。

具体的，通过沉积工艺在第一通孔部13的侧壁、第一通孔部13的底部、第二通孔部14的侧壁、第二通孔部14的底部以及介电层10的表面沉积形成低介电常数材料层12，低介电常数材料可以为氮碳化硅。

步骤S203：去除位于第一通孔部13底部及第二通孔部14底部的低介电常数材料层12，如图8所示。

具体的，回刻去除介电层10表面、第一通孔部13底部和第二通孔部14底部的低介电常数材料层12，仅保留第一通孔部13侧壁和第二通孔部14侧壁上的低介电常数材料层12。

如图2所示，在一个可选的实施例中，在上述步骤S20之后，还包括步骤S21：于低介电常数材料层12的表面、第一通孔部13的底部及第二通孔部14 的底部形成金属阻挡层23，如图9所示。

具体的，金属阻挡层23的材料可以为钽或者氮化钽，金属阻挡层23能够阻挡金属向介电层10内扩散。

对于上述步骤S21之后的步骤S30，具体包括以下步骤：

步骤S301：于金属阻挡层23的上表面通过电化学镀工艺生长导线材料层，导线材料层填满第一通孔部13和第二通孔部14且覆盖介电层10的上表面的金属阻挡层23，如图10所示。

步骤S302：通过化学机械研磨工艺去除介电层10上表面的导线材料层和金属阻挡层23，直至暴露出介电层10，如图11所示。

具体的，导线材料可以为金属铜，导线材料层填充第一通孔部13形成第一导电部16，导线材料层填充第二通孔部14形成第二导电部17，第一导电部16 与第二导电部17一体连接，第二导电部17与金属线层21直接接触。

上述的步骤S30之后还包括步骤S40：于介电层10上形成覆盖保护层24，覆盖保护层24覆盖导线层15的上表面及介电层10的上表面，如图12所示。

具体的，覆盖保护层24可以为氮化硅层，覆盖保护层24由沉积工艺形成，在其他可选的实施例中，覆盖保护层24还可以为二氧化硅层。

如图3所示，在其他可选的实施例中，步骤S20包括以下步骤：

步骤S201：于介电层10内形成第一通孔部13，如图13所示。

具体的，于介电层10上形成掩膜层25；光刻刻蚀将掩膜层25图形化后，基于图形化后的掩膜层25刻蚀介电层10以形成第一通孔部13；并清洗第一通孔部13内的残留物。

具体的，介电层10的具体结构可以与上一实施例中的介电层10的结构完全相同，此处不再累述。

步骤S202：至少于第一通孔部13的侧壁及底部形成低介电常数材料层12，如图14所示。

具体的，可以在第一通孔部13的底壁、第一通孔部13的侧壁和介电层10 上表面上沉积形成低介电常数材料层12，低介电常数材料层12可为氮碳化硅。

步骤S203：刻蚀位于第一通孔部13底部的部分低介电常数材料层12及位于部分介电常数材料层12下的介电层10以形成第二通孔部14，如图15和图 16所示。

通过旋涂工艺在低介电常数材料层12上形成碳层26，碳层26填充第一通孔部13并平铺于介电层10上表面的低介电常数材料层12上，在碳层26上表面上形成掩膜层25，掩膜层25为光刻胶层，光刻刻蚀后基于掩膜层25刻蚀介电层10形成第二通孔部14，第一通孔部13的宽度大小大于第二通孔部14的宽度大小，第二通孔部14暴露出金属线层21。

在一个可选的实施例中，在上述步骤S20之后，还包括步骤S21：于低介电常数材料层12的表面、第二通孔部14的侧壁及底部形成金属阻挡层23，如图 17所示。

具体的，金属阻挡层23的材料可以为钽或者氮化钽，金属阻挡层23能够阻挡金属向介电层10内扩散。

在上述步骤S21之后的步骤S30，具体的包括以下步骤：

步骤S301：于金属阻挡层23的上表面通过电化学镀工艺生长导线材料层，导线材料层填满第一通孔部13和第二通孔部14且覆盖介电层10的上表面的金属阻挡层23，如图18所示。

步骤S302：通过化学机械研磨工艺去除互连通孔11外部的导线材料层和金属阻挡层23，直至暴露出介电层10上表面的低介电常数材料层12，如图19所示。

具体的，导线材料可以为金属铜，导线材料层填充第一通孔部13形成第一导电部16，导线材料层填充第二通孔部14形成第二导电部17，第一导电部16 与第二导电部17一体连接，第二导电部17与金属线层21直接接触。

上述的步骤S30之后还包括步骤S40：于介电层10上的低介电常数材料层 12上表面形成覆盖保护层24，覆盖保护层24覆盖导线层15的上表面及低介电常数材料层12的上表面，如图20所示。

具体的，覆盖保护层24可以为氮化硅层，覆盖保护层24由沉积工艺形成，在其他可选的实施例中，覆盖保护层24还可以为二氧化硅层。

请继续参阅图12，本实用新型还提供了一种半导体结构，包括介电层10；导线层15，位于介电层10内，导线层15包括第一导电部16及第二导电部17，第二导电部17位于第一导电部16的下方，且与第一导电部16电连接；低介电常数材料层12，位于相邻第一导电部16之间。

具体的，介电层10可以由氧化物形成，例如二氧化硅。介电层10能还可以包括金属线层21、下层导电结构18和保护层22，金属线层21位于下层导电结构18上并与下层导电结构18电连接。下层导电结构18包括导电金属层19 和阻挡层20，导电金属层19可以为金属铝，阻挡层20可以为钛或氮化钽，阻挡层20位于导电金属层19和介电层10之间，导电金属层19与金属线层21直接接触。保护层22位于金属线层21远离下层导电结构18的面上，第二导电部 17穿过所述保护层22并与所述金属线层21电连接，保护层22可以由低介电常数材料制成，如氮化硅。

具体的，第一导电部16的宽度大小大于第二导电部17的宽度大小，第一导电部16与第二导电部17一体设置，且第二导电部17与金属线层21电连接，第一导电部16与第二导电部17均由金属铜制成。

具体的，低介电常数材料层12同时位于第一导电部16的侧壁与介电层10 之间和第二导电部17的侧壁与介电层10之间，位于第一导电部16的侧壁的低介电常数材料层12顶部不低于第一导电部16的顶部，且底部不高于第一导电部16的底部，低介电常数材料层12可以由氮碳化硅制成。

具体的，半导体结构还包括金属阻挡层23，金属阻挡层23位于导线层15 与介电层10之间，位于第一导电部16和第二导电部17侧壁上的低介电常数材料层12位于金属阻挡层23于介电层10之间，金属阻挡层23可以为钽或者氮化钽。半导体结构还包括覆盖保护层24，覆盖保护层24位于介电层10上，且覆盖导线层15的上表面及介电层10的上表面，覆盖保护层24可以为沉积在介电层10上的氮化硅或者二氧化硅。

在其他可选的实施例中，请参阅图20，本实用新型还提供一种半导体结构，本实例中的半导体结构与图12中的半导体结构大致相同，二者的区别仅在与低介电常数材料层12的位置不同，相较于图12中的半导体结构，本实施例中的低介电常数材料层12位于第一导电部16的侧壁或者位于第一导电部16的侧壁和底壁，低介电常数材料层12还可以为与第一导电部16的侧壁、第一导电部 16的底壁和介电层10的上表面，位于第一导电部16的侧壁的低介电常数材料层12顶部不低于第一导电部16的顶部，且底部不高于第一导电部16的底部。由于第一导电部16的宽度大小大于第二导电部17的宽度大小，因此相邻两导线层15之间的第一导电部16相距较近，容易产生过多的寄生电容，因此位于第一导电部16侧壁的低介电常数材料层12能够减小寄生电容的产生。

综上，低介电常数材料层12使得相邻两导线层15之间的寄生电容减小，半导体结构的制作工艺易于操作与控制，因此能够准确的控制工艺过程，达到有效减小半导体结构中同层相邻铜线之间的寄生电容的效果，提升器件的可靠性和使用寿命。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上实施例仅表达了本实用新型的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对实用新型专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干变形和改进，这些都属于本实用新型的保护范围。因此，本实用新型专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种半导体结构，其特征在于，包括：

介电层；

导线层，位于所述介电层内，所述导线层包括第一导电部及第二导电部，所述第二导电部位于所述第一导电部的下方，且与所述第一导电部电连接；

低介电常数材料层，位于相邻所述第一导电部之间。

2.根据权利要求1所述的半导体结构，其特征在于：所述低介电常数材料层还位于相邻所述第二导电部之间。

3.根据权利要求1所述的半导体结构，其特征在于：所述半导体结构还包括金属阻挡层，所述金属阻挡层位于所述导线层与所述低介电常数材料层之间及所述导线层与所述介电层之间。

4.根据权利要求1所述的半导体结构，其特征在于：所述第一导电部的宽度大于所述第二导电部的宽度。

5.根据权利要求1所述的半导体结构，其特征在于：所述半导体结构还包括覆盖保护层，所述覆盖保护层位于所述介电层上，且覆盖所述导线层的上表面及所述介电层的上表面。

6.根据权利要求1至5中任一项所述的半导体结构，其特征在于：所述介电层内形成有下层导电结构，所述下层导电结构包括导电金属层和阻挡层，所述阻挡层位于所述导电金属层与所述介电层之间，所述导电金属层与所述导线层电连接。

7.根据权利要求6所述的半导体结构，其特征在于：所述介电层内还形成有金属线层，位于所述下层导电结构上，所述金属线层与所述下层导电结构电连接并与所述导线层电连接。

8.根据权利要求7所述的半导体结构，其特征在于：所述介电层内还形成有保护层，位于所述金属线层的上表面。

9.根据权利要求8所述的半导体结构，其特征在于：所述第二导电部穿过所述保护层并与所述金属线层电连接。

10.根据权利要求1所述的半导体结构，其特征在于：所述低介电常数材料层的顶部不低于所述第一导电部的顶部，且所述低介电常数材料层的底部不高于所述第一导电部的底部。

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