KR101762657B1 - 도전 패턴 구조물 및 이의 형성 방법 - Google Patents

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Abstract

도전 패턴 구조물 및 이의 형성 방법에서, 도전 패턴 구조물은, 제1 및 제2 영역이 구분된 기판 상에 층간 절연막이 구비된다. 상기 제1 영역의 층간 절연막 내에는 셀 블록 양 단부까지 제1 방향으로 연장되는 제1 도전 패턴들이 구비된다. 상기 제1 도전 패턴과 인접하는 제2 영역의 층간 절연막 내에는 상기 셀 블록의 중간에서 끊어지는 형상을 갖고 제1 방향으로 연장되는 제2 도전 패턴이 구비된다. 상기 제2 도전 패턴과 인접하게 배치되고, 셀 블록의 양 단부까지 제1 방향으로 연장되는 제1 더미 도전 패턴이 구비된다. 상기 제2 도전 패턴 양측으로 셀 블록의 양 단부까지 제1 방향으로 연장되는 도전 패턴들이 구비됨으로써, 상기 제2 도전 패턴은 기판 전 영역에서 균일한 두께를 가질 수 있다.

Description

도전 패턴 구조물 및 이의 형성 방법{Electrical pattern structure and method of manufacturing the same}
본 발명은 도전 패턴 구조물 및 이의 형성 방법에 관한 것이다. 보다 상세하게는, 전기 도금법에 의해 형성된 구리 배선을 포함하는 도전 패턴 구조물 및 이의 형성 방법에 관한 것이다.
고집적화된 반도체 소자를 제조하기 위하여, 반도체 소자 내의 배선은 구리와 같은 저저항을 갖는 물질을 사용한다. 일반적으로, 상기 구리 배선은 홈의 내부에 전기 도금 방법으로 구리를 채워넣음으로써 형성된다. 상기 전기 도금을 통해 구리를 형성할 때, 전류, 전압 및 전해질 용액에 따라 구리 배선의 특성이 지배적으로 변한다. 예를들어, 상기 전기 도금 공정에서 각 홈의 내부에 전류가 충분하게 공급되지 못하면, 상기 홈 내에 구리가 충분하게 채워지지 못해서 정상적인 구리 배선이 형성되지 않는다. 특히, 기판의 각 영역에서 2가지 이상의 선폭을 갖는 다양한 형상의 구리 배선을 형성하는 경우에는, 선폭이 넓은 배선에서 불량이 다발하게 된다. 또한, 상기 도금 전류가 기판 전면에 대해 균일하게 흐르지 않고 기판의 각 영역별로 서로 공급되는 도금 전류의 양이 서로 달라지면, 도금 전류의 양이 충분하지 않은 일부 영역에는 구리 배선의 두께가 얇아지거나, 보이드가 발생되거나, 또는 구리 배선이 끊어지는 등의 문제가 발생하게 된다.
본 발명의 목적은 보이드가 감소되고, 기판 전 영역에서 균일한 두께를 갖는 도전 패턴 구조물을 제공하는데 있다.
본 발명의 다른 목적은 상기한 도전 패턴 구조물의 형성 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 도전 패턴 구조물은, 제1 및 제2 영역이 구분된 기판 상에 층간 절연막이 구비된다. 상기 제1 영역의 층간 절연막 내에는 셀 블록 양 단부까지 제1 방향으로 연장되는 제1 도전 패턴이 구비된다. 상기 제1 도전 패턴과 인접하는 제2 영역의 층간 절연막 내에는 상기 셀 블록의 중간에서 끊어지는 형상을 갖고 제1 방향으로 연장되는 제2 도전 패턴이 구비된다. 상기 제2 도전 패턴과 인접하게 배치되고, 셀 블록의 양 단부까지 제1 방향으로 연장되는 제1 더미 도전 패턴이 구비된다.
본 발명의 일 실시예로, 제2 도전 패턴은 상기 제1 더미 도전 패턴 및 제1 도전 패턴 사이에 배치될 수 있다.
본 발명의 일 실시예로, 상기 제2 도전 패턴과 제1 더미 도전 패턴 사이의 간격과 상기 제2 도전 패턴과 상기 제1 도전 패턴 사이의 간격은 동일할 수 있다.
본 발명의 일 실시예로, 상기 제1 및 제2 도전 패턴과 상기 제1 더미 도전 패턴은 구리를 포함할 수 있다.
본 발명의 일 실시예로, 상기 제2 도전 패턴은 상기 제1 도전 패턴 및 제1 더미 도전 패턴보다 넓은 선폭을 가질 수 있다.
본 발명의 일 실시예로, 상기 제1 도전 패턴 및 상기 제1 더미 도전 패턴은 동일한 선폭을 가질 수 있다.
본 발명의 일 실시예로, 상기 제1 더미 도전 패턴과 전기적으로 연결되고, 상기 제2 도전 패턴과 일렬로 배치되는 라인 형상의 제2 더미 도전 패턴이 더 포함될 수 있다.
본 발명의 일 실시예로, 상기 제2 더미 도전 패턴은 상기 제2 도전 패턴보다 좁은 선폭을 가질 수 있다.
상기한 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 도전 패턴 구조물의 형성 방법으로, 제1 영역 및 제2 영역으로 구분된 기판 상에 층간 절연막을 형성한다. 상기 층간 절연막의 일부를 식각하여, 상기 제1 영역의 기판 상에 반도체 소자의 셀 블록 양 단부까지 제1 방향으로 연장되는 제1 트렌치들을 형성한다. 상기 층간 절연막의 일부를 식각하여, 상기 제2 영역에서 상기 제1 트렌치들과 인접하는 부위에 셀 블록의 중간에서 끊어지는 형상을 갖고 제1 방향으로 연장되는 제2 트렌치와, 상기 제2 트렌치와 인접하고 셀 블록의 양 단부까지 제1 방향으로 연장되는 제3 트렌치를 형성한다. 상기 제1 내지 제3 트렌치가 형성된 층간 절연막 표면에 시드 구리막을 형성한다. 또한, 상기 제1 내지 제3 트렌치 내부에 구리막을 전기 도금한다. 상기 층간 절연막의 상부면이 노출되도록 상기 구리막을 연마하여, 상기 제1 및 제2 트렌치 내부에 제1 도전 패턴, 제2 도전 패턴과, 제3 트렌치 내부에 제1 더미 도전 패턴을 형성한다.
본 발명의 일 실시예로, 상기 제1 내지 제3 트렌치가 형성된 상기 층간 절연막과 시드 구리막 사이에 베리어 금속막을 형성할 수 있다. 상기 베리어 금속막 및 시드 구리막은 물리기상 증착법으로 형성할 수 있다.
본 발명의 일 실시예로, 상기 구리막을 전기도금하기 위하여 상기 기판을 구리를 포함하는 용액에 인입한다. 또한, 상기 기판 가장자리에 전압을 인가하여 상기 시드 구리막을 통해 전류를 도통시켜 구리막을 형성한다.
본 발명의 일 실시예로, 상기 제2 트렌치는 상기 제1 및 제3 트렌치의 내부폭보다 넓은 내부폭을 갖도록 형성될 수 있다.
본 발명의 일 실시예로, 상기 구리막을 전기도금하는 단계에서, 상기 제2 트렌치 내부에 구리막을 도금하기 위한 도금 전류 및 전기장이 생성되도록, 제3 트렌치에 형성된 시드 구리막을 통해 도금 전류가 인가될 수 있다.
본 발명의 일 실시예로, 상기 층간 절연막을 식각하여 상기 제3 트렌치의 측벽을 관통하고 상기 제1 방향으로 연장되는 제4 트렌치들을 형성한다. 또한, 상기 제4 트렌치들 내부에 상기 제1 더미 패턴과 전기적으로 연결되는 제2 더미 도전 패턴을 형성한다. 상기 제4 트렌치들은 상기 제2 트렌치와 일렬로 배치되도록 형성할 수 있다. 상기 제4 트렌치는 상기 제2 트렌치보다 좁은 폭을 갖도록 형성할 수 있다.
본 발명의 일 실시예로, 상기 제2 트렌치는 상기 제1 및 제3 트렌치 사이에 배치되도록 형성할 수 있다.
본 발명의 일 실시예로, 상기 제1 내지 제3 트렌치는 1회의 식각 공정을 통해 형성할 수 있다.
본 발명의 일 실시예로, 상기 제1 내지 제3 트렌치를 형성하기 위한 식각 공정에서는 식각마스크를 사용하고, 상기 식각 마스크는 더블 패터닝 공정을 통해 형성할 수 있다.
설명한 것과 같이, 본 발명에 의하면 기판 전 영역에서 충분하게 전류가 공급되어 균일한 두께를 갖는 구리 배선을 형성할 수 있다. 또한, 서로 폭이 다른 구리 배선들을 형성할 때 넓은 폭을 갖는 패턴들에도 보이드가 발생하지 않고 충분한 두께만큼 구리들이 채워질 수 있다. 그러므로, 구리 배선의 불량에 따른 반도체 소자의 동작 불량이 발생되지 않는다.
도 1은 본 발명의 실시예 1에 따른 도전 패턴 구조물을 나타내는 평면도이다.
도 2는 도 1에 도시된 도전 패턴 구조물의 평면도이다.
도 3 내지 도 7은 도 1 및 도 2에 도시된 도전 패턴 구조물의 형성 방법을 나타내는 단면도 또는 평면도이다.
도 8a 및 도 8b는 구리가 도금되는 기판 및 기판 내의 반도체 칩을 나타내는 평면도이다.
도 9는 본 발명의 실시예 2에 따른 도전 패턴 구조물의 단면도이다.
도 10 내지 도 14는 도 9에 도시된 도전 패턴 구조물의 형성 방법을 나타내는 단면도이다.
도 15는 본 발명의 실시예 3에 따른 NAND 플래시 메모리 소자를 나타낸다.
도 16은 NAND 플래시 메모리 소자의 회로도이다.
도 17 내지 도 24는 도 15 및 도 16에 도시된 NAND 플래시 메모리 소자의 제조 방법을 나타내는 단면도들이다.
도 25 내지 도 29는 NAND 플래시 메모리 소자에 포함되는 금속 배선의 형성 방법을 설명하기 위한 평면도들이다.
도 30은 본 발명의 NAND 플래시 메모리를 포함하는 시스템을 도시한 블록 다이어그램이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 도전 패턴 구조물을 나타내는 단면도이다. 도 2는 도 1에 도시된 도전 패턴 구조물의 평면도이다.
도 1 및 도 2를 참조하면, 제1 및 제2 영역을 포함하는 기판(10)이 마련된다. 기판(10) 상에는 트랜지스터와 같은 스위칭 소자들이 형성되어 있을 수 있다. 상기 기판(10) 상에는 상기 스위칭 소자들을 덮는 제1 층간 절연막(12)이 형성된다.
상기 제1 영역에 해당하는 제1 층간 절연막(12) 상에는 구리를 포함하는 제1 및 제2 도전 패턴(26a, 26b)과 제1 및 제2 더미 도전 패턴들(26c, 26d)이 구비된다. 상기 제1 및 제2 도전 패턴(26a, 26b)과 제1 및 제2 더미 도전 패턴들(26c, 26d)은 베리어 금속막 패턴(20a), 시드 구리막 패턴(22a) 및 구리막 패턴(25a)이 적층된 형상을 갖는다.
상기 제1 영역에 해당하는 제1 층간 절연막(12) 상에는 반도체 소자에서 실질적인 도선으로 사용되고, 제1 선폭을 갖는 제1 도전 패턴들(26a)이 구비된다. 상기 제1 도전 패턴들(26a)은 제1 방향으로 연장되는 라인 형상을 가지며 동일한 폭을 갖는 패턴들이 동일한 간격으로 반복 배치된다. 일 예로, 상기 제1 도전 패턴들(26a)은 반도체 소자에서 각 셀 블록의 일단부로부터 타단부까지 연결되도록 상기 제1 방향으로 길게 연장되어 있다. 또한, 상기 제1 도전 패턴들(26a)은 상기 제1 선폭과 동일한 폭으로 서로 이격되면서 반복 배치되어 있다. 상기 제1 도전 패턴(26a)은 구리를 포함한다. 상기 제1 도전 패턴들(26a) 사이에는 제2 층간 절연막(14)이 채워진다.
상기 제2 영역에 해당하는 제1 층간 절연막(12) 상에는 반도체 소자에서 실질적인 도선으로 사용되고, 상기 제1 선폭(d1)보다 큰 제2 선폭(d2)을 갖는 제2 도전 패턴들(26b)과, 반도체 소자에서 실질적인 도선으로 사용되지 않는 제1 및 제2 더미 도전 패턴들(26c, 26d)이 함께 형성된다. 상기 제2 도전 패턴(26b), 제1 및 제2 더미 도전 패턴(26c, 26d)은 구리를 포함한다. 상기 제2 도전 패턴(26b), 제1 및 제2 더미 도전 패턴들(26c, 26d) 사이에는 제2 층간 절연막(14)이 채워진다.
상기 제2 도전 패턴(26b)은 상기 제1 방향으로 연장되는 라인 형상을 가지며, 상기 제1 도전 패턴(26a)보다 짧은 길이를 갖는다. 즉, 상기 제2 도전 패턴(26b)은 상기 제1 도전 패턴(26a)과 달리 각 셀 블록의 일단부로부터 타단부까지 연결되어 있지 않다. 또한, 상기 제2 선폭(d2)은 상기 제1 선폭(d1)의 3배 이상의 폭을 가질 수 있다. 상기 제2 도전 패턴(26b)은 상기 제1 영역에 형성된 제1 도전 패턴(26a)과 인접하여 배치된다. 일 예로, 상기 제1 및 제2 도전 패턴(26a, 26b) 사이는 제1 선폭(d1)만큼 이격될 수 있다.
상기 제1 더미 도전 패턴(26c)은 상기 제2 도전 패턴(26b)의 적어도 하나의 측벽과 이격되어 배치되고, 상기 제2 도전 패턴(26b)의 연장 방향과 동일한 방향으로 연장되는 라인 형상을 갖는다. 일 예로, 도시된 것과 같이 상기 제1 더미 도전 패턴(26c)은 상기 제2 도전 패턴(26b)의 하나의 측벽과 이격되어 구비될 수 있다. 이 경우, 상기 제2 도전 패턴(26b) 1개당 하나의 제1 더미 도전 패턴(26c)이 구비된다. 이와는 다른 예로, 도시하지는 않았지만, 상기 제1 더미 도전 패턴(26c)은 상기 제2 도전 패턴(26b)의 양 측과 이격되어 구비될 수 있다. 이 경우, 제2 도전 패턴(26b) 1개당 두개의 제1 더미 도전 패턴(26c)이 구비된다. 상기 제1 더미 도전 패턴(26c)의 개수가 증가되면 실질적인 도선이 형성되어야 부위의 수평 영역이 감소되므로, 상기 제1 더미 도전 패턴(26c)은 상기 제2 도전 패턴(26b)의 일 측과 이격되어 하나가 구비되는 것이 바람직하다.
상기 제1 더미 도전 패턴(26c)은 상기 제2 도전 패턴(26b)보다 더 길게 연장된다. 구체적으로, 상기 제1 더미 도전 패턴들(26c)은 반도체 소자에서 각 셀 블록의 일단부로부터 타단부까지 연결되도록 상기 제1 방향으로 길게 연장되어 있다. 또한, 상기 제1 더미 도전 패턴(26c)은 상기 제2 선폭(d2)보다 작은 선폭을 갖는다. 일 예로, 상기 제1 더미 도전 패턴(26c)은 상기 제1 선폭(d1)을 가질 수도 있다. 상기 제1 더미 도전 패턴(26c)과 제2 도전 패턴(26b)은 상기 제1 선폭(d1)만큼 이격될 수 있다.
즉, 상기 제2 도전 패턴(26b)과 제1 더미 도전 패턴(26c)의 간격 및 상기 제2 도전 패턴(26b)과 상기 제1 도전 패턴(26a) 사이의 간격은 동일할 수 있다. 또한, 제2 도전 패턴(26b)은 상기 제1 더미 도전 패턴(26c) 및 제1 도전 패턴(26a) 사이에 배치될 수 있다.
상기 제2 더미 도전 패턴(26d)은 상기 제2 도전 패턴(26b)과 일렬로 배치되면서, 상기 제1 더미 도전 패턴(26c)과는 평행한 라인 형상을 갖는다. 상기 제2 더미 도전 패턴(26d)은 상기 제2 도전 패턴(26b)과 인접하는 단부에서 상기 제1 도전 패턴(26a)과 연결되어 있는 형상을 갖는다.
상기 제1 더미 도전 패턴(26c)은 상기 제2 도전 패턴(26b)이 보이드없이 목표한 높이로 형성될 수 있도록 충분한 전류를 공급하기 위한 도전 라인으로 사용된다. 즉, 상기 제1, 제2 도전 패턴(26a, 26b)과 제1 및 제2 더미 도전 패턴(26c, 26d)을 전기 도금으로 형성할 때, 기판(10)의 가장자리로부터 공급되는 전압에 의해 각 패턴을 형성하기 위한 트렌치 부위에 충분하게 도금 전류가 흘러야 한다. 특히, 넓은 선폭을 갖는 제2 도전 패턴(26b)을 형성하기 위하여, 상기 제2 도전 패턴(26b)을 형성하기 위한 트렌치 내부에는 더 많은 양의 구리가 채워져야 한다. 이를 위하여, 상기 제2 도전 패턴(26b)을 형성하기 위한 트렌치 부위에 더 많은 전류가 흘러야 하며, 더 강한 전기장이 요구된다. 그런데, 상기 제2 도전 패턴(26b)은 셀 블록의 가장자리까지 연장되어 있지 않으므로, 상기 기판(10) 가장자리로부터 공급되는 전압을 충분하게 인가받지 못하게 된다. 때문에, 도금 전류의 부족으로, 상기 제2 도전 패턴(26b)이 목표한 두께보다 낮은 두께를 갖거나 보이드가 발생하는 등의 문제가 빈번하게 발생될 수 있다.
그러나, 본 실시예의 경우, 상기 제2 도전 패턴(26b)은 상기 제1 더미 도전 패턴(26c) 및 제1 도전 패턴(26a) 사이에 배치된다. 상기 제1 더미 도전 패턴(26c) 및 제1 도전 패턴(26a)은 각 셀 블록의 일단부로부터 타단부까지 연결되도록 상기 제1 방향으로 길게 연장된 형상을 가진다.
이와같이, 상기 제2 도전 패턴(26b)의 적어도 일 측과 이격되어 제1 더미 도전 패턴(26c)이 구비되므로, 상기 기판(10) 가장자리로부터 공급되는 전압이 상기 제1 더미 도전 패턴(26c)을 따라 용이하게 인가될 수 있다. 또한, 상기 제1 더미 도전 패턴(26c)에 의해 상기 제2 도전 패턴(26b) 부위에도 충분하게 높은 전기장이 가해진다. 그러므로, 상기 제2 도전 패턴(26b)이 충분한 두께를 가지면서 보이드없이 정상적인 패턴으로 형성될 수 있다.
상기 제1 더미 도전 패턴(26c)과 제2 더미 도전 패턴(26d)이 전기적으로 연결되어 있으므로, 상기 제2 더미 도전 패턴(26d)에도 충분한 전류가 인가된다. 그러므로, 상기 제2 더미 도전 패턴(26d)이 충분한 두께를 가지면서 보이드없이 정상적인 패턴으로 형성될 수 있다.
도 3 내지 도 7은 도 1 및 도 2에 도시된 도전 패턴 구조물의 형성 방법을 나타내는 단면도 또는 평면도이다.
도 3 및 도 4를 참조하면, 제1 및 제2 영역을 포함하는 기판(10)을 마련한다. 상기 제1 영역은 반도체 소자에서 실질적인 도선으로 사용되고, 제1 선폭을 갖는 제1 도전 패턴들 형성되는 영역이다. 상기 기판의 제2 영역은 반도체 소자에서 실질적인 도선으로 사용되고 상기 제1 선폭보다 큰 제2 선폭을 갖는 제2 도전 패턴들과, 반도체 소자에서 실질적인 도선으로 사용되지 않는 제1 및 제2 더미 도전 패턴들이 함께 형성되는 영역이다.
상기 기판(10) 상에 제1 층간 절연막(12)을 형성한다. 상기 기판(10)에는 반도체 소자를 구성하는 트랜지스터와 같은 소자들(도시안됨)이 형성되어 있을 수 있다. 상기 제1 층간 절연막(12)은 실리콘 산화물과 같은 절연 물질로 이루어진다. 상기 제1 층간 절연막(12)은 평탄한 상부면을 갖도록 형성할 수 있다.
상기 제1 층간 절연막(12) 상에 제2 층간 절연막(14)을 형성한다. 상기 제2 층간 절연막(14)에서, 금속 패턴이 형성될 부위를 사진 식각 공정을 통해 식각하여 트렌치들(16a~16d)을 형성한다. 이하에서, 각각의 영역에 형성되는 트렌치들(16a~16d)의 형상을 보다 상세하게 설명한다.
상기 제1 영역에 해당하는 제2 층간 절연막(14) 부위에는 제1 폭(d1)을 가지면서 제1 방향으로 연장되는 제1 트렌치들(16a)을 형성한다. 상기 제1 트렌치들(16a)은 상기 반도체 소자에서 각 셀 블록의 일단부로부터 타단부까지 연장되는 라인 형상을 갖는다. 상기 제1 트렌치들(16a)은 상기 제1 폭(d1)만큼 서로 이격되면서 반복 배치될 수 있다.
상기 제2 영역에서 상기 제1 트렌치들과 인접하는 부위의 제2 층간 절연막에 상기 제1 폭(d1)보다 넓은 제2 폭(d2)을 가지면서 제1 방향으로 연장되는 제2 트렌치(16b)들을 형성한다. 상기 제2 트렌치(16b)는 상기 제1 트렌치(16a)와 달리 각 셀 블록의 일 단부로부터 타단부까지 연결되어 있지 않다. 그러므로, 상기 제2 트렌치(16b)는 상기 제1 트렌치(16a)보다 짧은 길이를 갖는다.
상기 제2 영역에 해당하는 제2 층간 절연막(14) 다른 일부에는 상기 제2 트렌치(16b)와 인접하면서 상기 제2 트렌치(16b)와 서로 평행하게 제3 트렌치들(16c)을 형성한다. 즉, 상기 제3 트렌치(16c)는 상기 제1 및 제2 트렌치(16a, 16b)의 사이에 배치된다. 상기 제3 트렌치(16c)는 셀 블록의 일 단부로부터 타 단부까지 연결되어 있다. 그러므로, 상기 제3 트렌치(16c)는 이웃하여 배치되는 제2 트렌치(16b)에 비해 더 길게 연장되어 있다. 상기 제3 트렌치(16c)는 상기 제2 트렌치(16b)의 제2 선폭(d2)보다 좁은 제3 선폭(d3)을 가질 수 있다. 일 예로, 상기 제3 선폭(d3)은 상기 제1 선폭(d1)과 동일할 수 있다.
또한, 상기 제2 영역에 해당하는 제2 층간 절연막(14) 또 다른 일부에는 상기 제3 트렌치(16c)와 연결되면서 상기 제2 트렌치(16b)와 일렬로 배치되는 제4 트렌치들(16d)을 형성한다. 즉, 상기 제4 트렌치(16d)는 하나의 제2 트렌치(16b)와 일렬로 복수개가 배치되고, 상기 제1 방향으로 연장되는 라인 형상을 갖는다. 또한, 상기 제4 트렌치들(16d)은 이웃하여 배치된 제3 트렌치들(16c)의 일부 측벽을 관통하도록 형성된다.
도 5를 참조하면, 상기 제1 내지 제4 트렌치들(16a~16d)과 상기 제2 층간 절연막(14)을 따라 베리어 금속막(20)을 형성한다. 상기 베리어 금속막(20)은 예를들어 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등으로 형성할 수 있다. 이들은 단독으로 형성하거나 2 이상을 적층하여 형성할 수 있다. 상기 베리어 금속막(20)은 물리기상 증착법 또는 화학기상 증착법을 통해 형성할 수 있다.
상기 베리어 금속막(20) 상에 시드 구리막(22)을 형성한다. 상기 시드 구리막(22)은 물리기상 증착법을 통해 형성할 수 있다.
도 6을 참조하면, 상기 시드 구리막(22) 상에 상기 제1 내지 제4 트렌치들(16a~16d)을 채우도록 구리막(24)을 형성한다. 상기 구리막(24)은 전기 도금법에 의해 형성한다. 구체적으로, 상기 시드 구리막(22)이 형성되어 있는 기판(10)을 전기 도금 장치에 로딩시킨다. 상기 기판(10)은 에노드 전극에 대향하여 배치시키고, 케소드 전극이 기판(10) 이면의 가장자리와 접하도록 한다. 상기 기판(10)에 도금액을 유입한다. 상기 에노드 및 케소드 전극 사이에 전압을 인가하여 상기 시드 구리막(22)을 통해 도금 전류를 인가하면 상기 시드 구리막(22) 상에 구리가 도금되면서 구리막(24)이 형성된다. 상기 도금 전류는 도 6의 화살표 방향으로 인가된다.
이하에서, 도 4에 도시된 트렌치들의 형상을 참조하면서 설명한다.
상기 제1 트렌치(16a) 내의 시드 구리막(22)은 제1 방향으로 길게 연장되어 있다. 그러므로, 상기 시드 구리막(22)에 의해 셀 블록 중심 부위 및 가장자리 부위까지 높은 도금 전류가 흐르게 된다. 따라서, 상기 제1 트렌치(16a) 내의 구리막(24)의 두께가 얇아지지 않고, 구리막(24) 내에 보이드가 거의 발생되지 않는다.
상기 제1 트렌치(16a)와 유사하게, 상기 제3 트렌치(16c)는 상기 반도체 소자에서 각 셀 블록의 일단부로부터 타단부까지 연결되도록 상기 제1 방향으로 길게 연장되어 있다. 때문에, 상기 제3 트렌치(16c) 내의 상기 시드 구리막(22)은 제1 방향으로 끊어지지 않고 연결된 형상을 갖는다. 그러므로, 상기 기판(10) 이면의 가장자리의 케소드 전극에 전압이 공급되면, 상기 제3 트렌치(16c) 내의 시드 구리막(22)을 통해 소자의 셀 블록 중심 부위 및 가장자리 부위까지 높은 도금 전류가 흐르게 되고 이웃하는 부위에도 강한 전기장이 발생된다. 그러므로, 상기 제3 트렌치(16c) 내에 위치하는 구리막(24)의 두께가 얇아지지 않고, 상기 구리막(24) 내에 보이드가 거의 발생되지 않는다.
상기 제4 트렌치(16d)는 상기 제3 트렌치(16c)의 일 측과 관통한다. 그러므로, 상기 제4 트렌치(16d) 내부에 형성된 시드 구리막(22)은 상기 제3 트렌치(16c)에 형성된 시드 구리막(22)과 전기적으로 연결된 형상을 갖는다. 그런데, 상기 제3 트렌치(16c)에 형성된 시드 구리막(22)에는 높은 도금 전류가 흐르므로, 상기 제4 트렌치(16d) 내부에 형성된 시드 구리막(22)에도 높은 도금 전류가 흐른다. 따라서, 상기 제4 트렌치(16d) 내에 위치하는 구리막(24)의 두께가 얇아지지 않고, 상기 구리막(24) 내에 보이드가 거의 발생되지 않는다.
상기 제2 트렌치(16b)는 상기 반도체 소자에서 각 셀 블록의 일단부로부터 타단부까지 길게 연결되지 않으면서 상기 제1 방향으로 연장되는 라인 형상을 갖는다. 즉, 상기 제2 트렌치(16b)는 상기 셀 블록의 단부까지 연장되지 않으므로, 상기 기판(10) 이면의 가장자리를 통해 전압이 공급되더라도 상기 제2 트렌치(16b) 내의 시드 구리막(22)을 통해 높은 도금 전류가 흐르기 어렵다.
도 8a는 구리가 도금되는 기판 및 기판 내의 반도체 칩을 나타내는 평면도이다. 도 8b는 기판의 상부 및 하부에 위치하는 반도체 칩을 나타내는 평면도이다.
도 8a 및 도 8b를 참조하면, 상기 기판(10) 상에 구리를 전기 도금할 때, 상기 기판(10) 이면의 가장자리로부터 전압이 인가된다. 즉, 도 8a의 화실표로 표시된 각 방향으로 도금 전류가 흐르게 된다.
또한, 상기 기판(10)의 제1 및 제3 트렌치들(16a, 16c)은 반도체 소자에서 각 셀 블록의 일단부로부터 타단부까지 연결되도록 상기 제1 방향으로 길게 연장되어 있다. 그러므로, 상기 제1 및 제3 트렌치(16a, 16c) 내의 상기 시드 구리막(22)은 제1 방향으로 끊어지지 않고 연결된 형상을 갖는다.
그런데, 기판(10)의 상부 및 하부의 경우, 상기 전압이 공급되는 방향과, 상기 각 트렌치들이 연장되는 제1 방향이 서로 수직하게 된다.
도 8b에 도시된 것과 같이, 전압이 인가되는 방향이 Y축 방향이면 상기 트렌치들이 연장되어 구리 배선이 형성되는 방향은 X축 방향이다. 그러므로, 상기 기판(10)의 상, 하부 영역에서는 상기 기판(10)의 다른 영역에 비해 상기 구리 배선이 형성되기 위한 도금 전류들이 작게 흐를 수 있다. 또한, 상기 기판(10)의 상, 하부에 형성된 칩 내에서는 도금 전류가 흐르는 경로가 길어지게 되어 칩 중심부로 전류가 인가되는 것이 용이하지 않으므로, 칩 중심부에서 불량이 더 많이 발생될 수 있다.
그러나, 본 실시예의 경우, 상기 제2 트렌치(16b)와 이웃하고 있는 제3 트렌치(16c)가 상기 셀 블록의 단부까지 연장되는 형상을 가지므로, 상기 제3 트렌치(16c)에 형성된 시드 구리막(22)을 통해 강한 전기장이 발생된다. 때문에, 상기 제3 트렌치(16c)에 형성된 시드 구리막(22)에 의해서, 상기 제2 트렌치(16b)에 형성된 시드 구리막(22)에도 충분한 도금 전류가 흐르게 된다. 따라서, 상기 제2 트렌치(16b) 내에 위치하는 구리막(24)의 두께가 얇아지지 않고, 상기 구리막(24) 내에 보이드가 거의 발생되지 않는다. 또한, 상기 기판(10)의 상, 하부에서도 상기 구리막(24)이 정상적으로 형성된다.
설명한 것과 같이, 상기 제2 트렌치(16b)와 인접하여 상기 셀 블록의 단부까지 연장되는 제3 트렌치(16c)가 구비됨으로써, 상기 제2 트렌치(16b) 내부를 충분하게 채우는 구리막(24)을 형성할 수 있다. 또한, 상기 제3 트렌치(16c)가 상기 제4 트렌치(16d)와 서로 통해 있기 때문에, 상기 제4 트렌치(16d) 내부를 충분하게 채우는 구리막(24)을 형성할 수 있다.
도 7 및 도 2를 참조하면, 상기 제2 층간 절연막(14)의 상부면이 노출되도록 상기 구리막(24), 시드 구리막(22) 및 베리어 금속막(20)을 화학기계적 연마 공정을 통해 연마한다. 이로써, 상기 제1 트렌치(16a) 내부에는 제1 도전 패턴(26a), 상기 제2 트렌치(16b) 내부에는 제2 도전 패턴(26b), 상기 제3 트렌치(16c) 내부에는 제1 더미 도전 패턴(26c), 상기 제4 트렌치(16d) 내부에는 제2 더미 도전 패턴(26d)을 각각 형성한다. 또한, 상기 제1 내지 제4 트렌치들(16a~16d) 내부에는 베리어 금속막 패턴(20a) 및 시드 구리막 패턴(22a)이 형성된다.
상기 제1 및 제2 더미 도전 패턴(26c, 26d)은 반도체 소자에서 실질적인 연결 배선으로 사용되는 것이 아니라, 연결 배선인 제1 및 제2 도전 패턴(26a, 26b)을 정상적으로 패터닝하기 위하여 형성되는 것이다. 설명한 것과 같이, 상대적으로 넓은 선폭을 갖는 제2 도전 패턴(26b)과 인접하게 상기 제1 더미 도전 패턴(26c)을 형성함으로써, 도금 전류가 충분하지 못하여 발생하는 패턴 불량을 감소시킬 수 있다. 특히, 하나의 반도체 칩을 기준으로 할 때 칩의 중심부에서 도금 전류가 충분하지 못하여 발생되는 패턴 불량을 감소시킬 수 있다.
실시예 2
도 9는 본 발명의 실시예 2에 따른 도전 패턴 구조물의 단면도이다.
도 9를 참조하면, 제1 및 제2 영역을 포함하는 기판(50)이 마련된다. 상기 기판(50) 상에는 트랜지스터와 같은 스위칭 소자들(도시안됨)이 형성되어 있을 수 있다. 상기 기판(50) 상에 형성된 스위칭 소자들을 덮는 제1 층간 절연막(52)이 구비된다. 상기 제1 층간 절연막(52)은 실리콘 산화물로 이루어질 수 있다. 상기 제1 층간 절연막(52)을 관통하여 상기 기판(50)과 전기적으로 연결되는 콘택 플러그(도시안됨)가 구비된다.
상기 제1 층간 절연막(52) 상에는 제1 금속 배선(54)이 구비된다. 상기 제1 금속 배선(54)은 제1 방향으로 연장되는 라인 형상을 갖는다. 또한, 상기 도전 라인들은 반복 배치되어 있다. 상기 제1 금속 배선(54)은 구리 또는 텅스텐으로 이루어질 수 있다.
상기 제1 금속 배선(54)을 덮는 제2 층간 절연막(56)이 구비된다. 상기 제2 층간 절연막(56)을 관통하여 상기 제1 금속 배선(54)을 이루는 도전 라인과 접촉하는 금속 콘택들이 구비된다.
상기 제2 층간 절연막(56) 상의 제1 영역에는 제1 도전 패턴(72a)이 구비되고, 상기 제2 층간 절연막(56) 상의 제2 영역에는 제2 도전 패턴(72b)과, 제1 및 제2 더미 도전 패턴(72c, 72d)이 구비된다. 상기 제1 및 제2 도전 패턴(72a, 72b)과 제1 및 제2 더미 도전 패턴(72c, 72d)은 구리를 포함한다. 구체적으로, 제1 및 제2 도전 패턴(72a, 72b)과 제1 및 제2 더미 도전 패턴(72c, 72d)은 베리어 금속막 및 구리가 적층된 형상을 갖는다. 상기 제1 및 제2 도전 패턴(72a, 72b)과 제1 및 제2 더미 도전 패턴(72c, 72d)은 도 2에 도시된 실시예 1의 구리 배선과 동일한 형상을 갖는다.
도 2에 도시된 것과 동일하게, 상기 제1 도전 패턴(72a)은 반도체 소자에서 실질적인 도선으로 사용되고, 제1 선폭을 갖는다. 상기 제1 도전 패턴들(72a)은 상기 제1 방향과 수직하는 제2 방향으로 연장되는 라인 형상을 가지며 동일한 폭을 갖는 패턴들이 동일한 간격으로 반복 배치된다. 일 예로, 상기 제1 도전 패턴들(72a)은 반도체 소자에서 각 셀 블록의 일단부로부터 타단부까지 연결되도록 상기 제1 방향으로 길게 연장되어 있다.
상기 제2 도전 패턴(72b)은 반도체 소자에서 실질적인 도선으로 사용되고, 상기 제1 선폭보다 큰 제2 선폭을 갖고, 상기 제2 방향으로 연장되는 라인 형상을 갖는다. 상기 제2 도전 패턴(72b)은 상기 제1 도전 패턴(72a)보다 짧은 길이를 갖는다. 즉, 상기 제2 도전 패턴(72b)은 상기 제1 도전 패턴(72a)과 달리 각 셀 블록의 일단부로부터 타단부까지 연결되어 있지 않다. 또한, 상기 제2 선폭은 상기 제1 선폭의 3배 이상의 폭일 수 있다. 상기 제2 도전 패턴(72b)은 상기 금속 콘택(58)과 접촉하여 하부의 제1 금속 배선(54)과 전기적으로 연결되어 있다.
상기 제1 더미 도전 패턴(72c)은 반도체 소자에서 실질적인 도선으로 사용되지 않는다. 상기 제1 더미 도전 패턴(72c)은 제2 도전 패턴(72b)의 적어도 하나의 측벽과 이격되어 배치되고, 상기 제2 도전 패턴(72b)의 연장 방향과 동일한 방향으로 연장되는 라인 형상을 갖는다. 일 예로, 도시된 것과 같이 상기 제1 더미 도전 패턴(72c)은 상기 제2 도전 패턴(72b)의 하나의 측벽과 이격되어 구비될 수 있다. 이 경우, 상기 제2 도전 패턴(72b) 1개당 하나의 제1 더미 도전 패턴(72c)이 구비된다. 이와는 다른 예로, 도시하지는 않았지만, 상기 제1 더미 도전 패턴(72c)은 상기 제2 도전 패턴(72b)의 양 측과 이격되어 구비될 수 있다. 이 경우, 제2 도전 패턴(72b) 1개당 두개의 제1 더미 도전 패턴(72c)이 구비된다.
상기 제1 더미 도전 패턴(72c)은 상기 제2 도전 패턴(72b)보다 더 길게 연장된다. 구체적으로, 상기 제1 더미 도전 패턴(72c)들은 반도체 소자에서 각 셀 블록의 일단부로부터 타단부까지 연결되도록 상기 제1 방향으로 길게 연장되어 있다. 또한, 상기 제1 더미 도전 패턴(72c)은 상기 제2 선폭보다 작은 선폭을 갖는다.
상기 제2 더미 도전 패턴(72d)은 상기 제2 도전 패턴(72b)과 일렬로 배치되면서, 상기 제1 더미 도전 패턴(72a)과는 평행한 라인 형상을 갖는다. 상기 제2 더미 도전 패턴(72d)은 상기 제2 도전 패턴(72b)과 인접하는 단부에서 상기 제1 도전 패턴(72a)과 연결되어 있는 형상을 갖는다.
상기 제1 더미 도전 패턴(72c)은 상기 제2 도전 패턴(72b)이 보이드없이 목표한 높이로 형성될 수 있도록 충분한 전류를 공급하기 위한 도전 라인으로 사용된다. 실시예 1에서 설명한 것과 동일하게, 상기 제2 도전 패턴(72b)은 셀 블록의 가장자리까지 연결되어 있는 형상을 갖지 못하므로, 상기 기판(50) 가장자리로부터 공급되는 전압을 충분하게 인가받지 못하게 되어 구리 형성을 위해 요구되는 전류보다 낮은 전류가 공급된다. 특히, 상기 제2 방향이 Y축 방향인 경우에는 기판(50)의 상부 및 하부에서 전류 공급이 부족하다. 또한, 본 실시예의 경우, 기판(50) 가장자리로부터 인가되는 전압은 X축 방향으로 연장되어 있는 제1 금속 배선(54)을 통해 기판 중심부에 있는 제2 도전 패턴(72b) 형성 부위에 전류가 흘러가게 된다. 때문에, 반도체 소자의 셀 블록 내에서 볼 때 셀 가장자리 부위는 셀 중심 부위보다 전류의 공급이 작다.
그러나, 본 실시예의 경우, 상기 제2 도전 패턴(72b)의 양 측에 각각 이격되어 제1 더미 도전 패턴(72c) 및 제1 도전 패턴(72a)이 구비된다. 상기 제1 더미 도전 패턴(72c) 및 제1 도전 패턴(72a)은 각 셀 블록의 일단부로부터 타단부까지 연결되도록 상기 제2 방향으로 길게 연장된 형상을 갖는다. 그러므로, 상기 기판(10) 가장자리로부터 공급되는 전압이 상기 제1 더미 도전 패턴(72c)을 따라 용이하게 인가될 수 있다.
이와같이, 상기 제1 더미 도전 패턴(72c)에 의해 상기 제2 도전 패턴(72b)과 인접하여 충분하게 높은 전기장이 가해진다. 따라서, 셀 블록의 가장자리 부위에서도 상기 제2 도전 패턴(72b)이 충분한 두께를 가지면서 보이드없이 정상적인 패턴으로 형성될 수 있다.
또한, 상기 제1 더미 도전 패턴(72c)과 제2 더미 도전 패턴(72d)이 전기적으로 연결되어 있으므로, 상기 제2 더미 도전 패턴(72d)에도 충분한 전류가 인가된다. 그러므로, 상기 제2 더미 도전 패턴(72d)이 충분한 두께를 가지면서 보이드없이 정상적인 패턴으로 형성될 수 있다.
도 10 내지 도 14는 도 9에 도시된 도전 패턴 구조물의 형성 방법을 나타내는 단면도이다.
도 10을 참조하면, 제1 및 제2 영역을 포함하는 기판(50)을 마련한다. 상기 기판(50) 상에 트랜지스터와 같은 스위칭 소자들(도시안됨)을 형성한다.
상기 트랜지스터들을 덮는 제1 층간 절연막(52)을 형성한다. 상기 제1 층간 절연막(52)은 실리콘 산화물과 같은 절연 물질로 이루어진다. 상기 제1 층간 절연막(52)은 평탄한 상부면을 갖도록 형성한다.
상기 제1 층간 절연막(52)을 관통하여 상기 기판(50)과 전기적으로 연결되는 콘택 플러그(도시안됨)를 형성한다. 상기 콘택 플러그는 폴리실리콘 또는 금속 물질로 형성할 수 있다.
상기 제1 층간 절연막(52) 상에 상기 콘택 플러그와 전기적으로 접촉하는 제1 금속 배선(54)을 형성한다. 상기 제1 금속 배선(54)은 제1 방향으로 연장되는 라인 형상을 갖는다. 상기 제1 금속 배선(54)은 텅스텐, 구리와 같은 금속 물질을 사용하여 형성할 수 있다. 증착되는 금속 물질에 따라, 상기 제1 금속 배선(54)은 증착 및 패터닝 공정을 통해 형성할 수 있다. 또는, 상기 제1 금속 배선(54)은 다마신 공정을 통해 형성할 수도 있다.
도 11을 참조하면, 상기 제1 금속 배선(54)을 덮는 제2 층간 절연막(56)을 형성한다. 상기 제2 층간 절연막(56)의 일부분을 식각하여 콘택홀을 형성하고, 상기 콘택홀 내부에 금속 물질을 채워넣어 금속 콘택(58)을 형성한다.
도 12를 참조하면, 상기 제2 층간 절연막(56) 상에 제3 층간 절연막(60)을 형성한다. 상기 제3 층간 절연막(60)에서 금속 패턴이 형성될 부위를 사진 식각 공정을 통해 식각하여 제1 내지 제4 트렌치들(62a~62c)을 형성한다. 상기 제1 내지 제4 트렌치(62a~62c)는 상기 제1 방향과 수직하는 제2 방향으로 연장된 형상을 갖는다.
상기 제1 내지 제4 트렌치들(62a~62c)은 도 4에 도시된 제1 내지 제4 트렌치(16a~16d)와 동일한 형상을 갖는다. 본 실시예에서, 상기 제2 트렌치(62b)는 상기 금속 콘택(58) 상부면이 노출되도록 위치한다.
도 13을 참조하면, 상기 제1 내지 제4 트렌치들(62a~62c)과 상기 층간 절연막을 따라 베리어 금속막(도시안함)을 형성한다. 상기 베리어 금속막은 예를들어 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등으로 형성할 수 있다. 이들은 단독으로 형성하거나 2 이상을 적층하여 형성할 수 있다. 상기 베리어 금속막은 물리기상 증착법 또는 화학기상 증착법을 통해 형성할 수 있다.
상기 베리어 금속막 상에 시드 구리막(도시안함)을 형성한다. 상기 시드 구리막은 물리기상 증착법을 통해 형성할 수 있다.
이 후, 상기 시드 구리막 상에 상기 제1 내지 제4 트렌치(62a~62c)를 채우도록 구리막을 형성한다. 상기 구리막은 전기 도금법에 의해 형성한다.
상기 기판(50)의 제1 및 제3 트렌치(62a~62c)는 반도체 소자에서 각 셀 블록의 일단부로부터 타단부까지 연결되도록 상기 제2 방향으로 길게 연장되어 있다. 그러므로, 기판(50) 중심 부위 및 가장자리 부위에도 각각 높은 도금 전류가 흐르게 된다. 때문에, 상기 도금 전류가 감소되어 상기 제1 트렌치(62a) 내에 위치하는 구리막(70)의 두께가 얇아지지 않고, 패턴 내에 보이드가 거의 발생되지 않는다.
상기 제2 트렌치(62b)는 상기 반도체 소자에서 각 셀 블록의 일단부로부터 타단부까지 길게 연결되지 않으면서 상기 제1 방향으로 연장되는 라인 형상을 갖는다. 그러므로, 상기 기판(50) 이면의 가장자리의 케소드 전극에 전압이 공급되더라도 상기 제2 트렌치(62b) 내의 시드 구리막을 통해 높은 도금 전류가 흐르기 어렵다.
상기 제2 트렌치(62b)의 연장 방향인 상기 제2 방향이 Y축 방향인 경우에는, 상기 기판(50)의 상부와 하부 영역에는 전압 인가 방향과 제2 트렌치(62b)의 연장 방향이 서로 수직이 되어 전류의 흐름이 작다. 그러므로, 상기 기판(50)의 상, 하부에서 불량이 발생되기 쉽다. 또한, 상기 기판(50)의 상, 하부에 형성된 칩 내에서는, 칩 중심부의 경우 상기 금속 배선을 통해 제2 트렌치(62b)로 전류가 인가되어 도금 전류가 흐르지만, 칩 가장자리의 경우 도금 전류가 높지 않다. 그러므로, 칩의 가장자리 부위에서 불량이 더 많이 발생될 수 있다.
그러나, 본 실시예의 경우, 상기 제2 트렌치(62b)의 양 측으로 상기 셀 블록의 단부까지 연장되는 형상을 갖는 제1 및 제3 트렌치(62a, 62b)가 형성되어 있다. 그러므로, 상기 제3 트렌치(62c)에 형성된 시드 구리막을 통해 강한 전기장이 발생된다. 때문에, 상기 제3 트렌치(62c)에 형성된 시드 구리막에 의해서, 상기 제2 트렌치(62b)에 형성된 시드 구리막에도 충분한 도금 전류가 흐르게 된다. 따라서, 상기 제2 트렌치(62b) 내에 위치하는 구리막(70)의 두께가 얇아지지 않고, 구리막(70) 내에 보이드가 거의 발생되지 않는다.
실시예 1의 도 4에 도시된 것과 동일하게, 상기 제4 트렌치(도시안됨)는 상기 제3 트렌치(62c)의 일 측과 관통되어 있다. 그러므로, 상기 제4 트렌치 내부에 형성된 시드 구리막은 상기 제3 트렌치(62c)에 형성된 시드 구리막과 전기적으로 연결된 형상을 갖는다. 그러므로, 상기 제4 트렌치 내부에 형성된 시드 구리막에도 높은 도금 전류가 흐르게 되어 상기 제4 트렌치 내에 위치하는 구리막(70)의 두께가 얇아지지 않고, 구리막 내에 보이드가 거의 발생되지 않는다.
도 14를 참조하면, 상기 제2 층간 절연막(56)의 상부면이 노출되도록 상기 구리막(70)을 화학기계적 연마 공정을 통해 연마한다. 이로써, 상기 제1 트렌치(62a) 내부에는 제1 도전 패턴(72a), 상기 제2 트렌치(62b) 내부에는 제2 도전 패턴(72b), 상기 제3 트렌치(62c) 내부에는 제1 더미 도전 패턴(72c), 상기 제4 트렌치(62d) 내부에는 제2 더미 도전 패턴(72d)을 각각 형성한다.
실시예 3
도 15는 본 발명의 실시예 3에 따른 NAND 플래시 메모리 소자를 나타낸다. 도 16은 NAND 플래시 메모리 소자에서 구리 배선을 나타내는 평면도이다.
도 15를 참조하면, NAND 플래시 메모리 소자는 각 셀을 이루는 트랜지스터들이 스트링 단위로 형성된다. 예를들어, 각 셀 스트링은 16 또는 32개의 셀 트랜지스터(102)가 직렬로 연결되고, 상기 셀 트랜지스터(102)들 양 측에는 셀 선택 트랜지스터 및 그라운드 선택 트랜지스터(104)가 직렬로 연결되는 구조를 갖는다. 또한, 상기 그라운드 선택 트랜지스터(104)의 불순물 영역은 공통 소오스 영역(124)이 된다. 상기 공통 소오스 영역(124)에는 공통 소오스 라인이 연결된다.
이하에서는, 기판 상에 구현된 NAND 플래시 메모리 소자를 설명한다.
기판(100) 상에는 라인 형상의 액티브 영역이 구비된다. 상기 기판(100) 상에는 셀 트랜지스터(102)들, 셀 선택 트랜지스터 및 그라운드 선택 트랜지스터(104)가 각각 구비된다.
상기 셀 트랜지스터(102)는 터널 산화막 패턴(106), 전하 저장막 패턴(108), 유전막 패턴(110), 콘트롤 게이트 패턴(112)이 적층된 제1 게이트 구조물(114)을 포함한다.
상기 셀 선택 트랜지스터 및 그라운드 선택 트랜지스터(104)는 게이트 산화막 패턴(116) 및 게이트 전극(118)이 적층된 제2 게이트 구조물(120)을 포함한다.
상기 제1 및 제2 게이트 구조물(114, 120) 양 측의 기판에는 불순물 영역들이 구비된다. 상기 그라운드 선택 트랜지스터(104)의 단부의 불순물 영역은 공통 소오스 영역(124)이 된다.
상기 셀 트랜지스터(102) 및 선택 트랜지스터들(104)을 덮는 제1 층간 절연막(122)이 구비된다. 상기 제1 층간 절연막(122)을 관통하여 상기 공통 소오스 영역(124)의 기판(100) 부위와 연결되는 콘택 플러그(도시안됨)들이 구비된다. 상기 제1 층간 절연막(122) 상에는 제1 방향으로 연장되는 라인 형상의 제1 금속 배선(130)이 구비된다.
제1 금속 배선(130)을 덮는 제2 층간 절연막(132)이 구비된다. 상기 제2 층간 절연막(132)에는 상기 제1 금속 배선(130)과 접촉하는 금속 콘택(134)이 구비된다.
상기 제2 층간 절연막(132) 상에, 제3 층간 절연막 패턴(136a)이 구비된다. 상기 제3 층간 절연막 패턴(136a) 내에는 구리를 포함하는 배선이 구비된다.
도 15 및 16을 참조하면, 상기 제3 층간 절연막 패턴(136a)에는 제1 내지 제4 트렌치(150a~150d)가 구비된다. 상기 제1 내지 제4 트렌치(150a~150d) 내에는 각각 제1 및 제2 도전 패턴(152a, 152b)과 제1 및 제2 더미 도전 패턴(152c, 152d)이 구비된다. 또한, 상기 제1 도전 패턴(152a)은 비트 라인으로 제공되고, 상기 제2 도전 패턴(152b)은 전원 공급 라인으로 제공된다. 상기 제2 도전 패턴(152b)은 하부의 제1 금속 배선(130)과 전기적으로 연결된다.
상기 제1 및 제2 도전 패턴(152a, 152b)은 실시예 1에서 설명한 것과 동일한 형상을 갖는다. 즉, 상기 제2 도전 패턴(152b)은 상기 제1 도전 패턴(152a)에 비해 넓은 선폭을 갖는다. 상기 제2 도전 패턴(152b)의 양 측에는 제1 도전 패턴(152a) 및 제1 더미 도전 패턴(152c)이 구비된다. 상기 제1 도전 패턴(152a) 및 상기 제1 더미 도전 패턴(152c)은 상기 제2 도전 패턴(152b)의 연장 방향과 동일한 방향으로 연장되는 라인 형상을 갖는다. 상기 제1 도전 패턴(152a) 및 제1 더미 도전 패턴들(152c)은 반도체 소자에서 각 셀 블록의 일단부로부터 타단부까지 연결되도록 상기 제1 방향으로 길게 연장되어 있다.
상기 제2 더미 도전 패턴(152d)은 상기 제2 도전 패턴(152b)과 일렬로 배치되면서, 상기 제1 더미 도전 패턴(152a)과는 평행한 라인 형상을 갖는다. 상기 제2 더미 도전 패턴들(152d) 중의 일부는 상기 제1 더미 도전 패턴(152c)과 연결되어 있다. 상기 제2 더미 도전 패턴(152d)의 나머지 일부는 상기 제1 더미 도전 패턴(152c)과 연결되어 있지 않다.
도 17 내지 도 24는 도 15 및 도 16에 도시된 NAND 플래시 메모리 소자의 제조 방법을 나타내는 단면도들이다. 도 25 내지 도 29는 NAND 플래시 메모리 소자에 포함되는 금속 배선의 형성 방법을 설명하기 위한 평면도들이다.
도 17 내지 도 24는 도 16의 I-I' 부위를 절단한 단면도들이다.
도 17을 참조하면, 반도체 물질로 이루어지는 기판(100)이 마련된다. 상기 기판(100)은 단결정 실리콘을 포함할 수 있다. 상기 기판(100)에 소자 분리 공정을 수행하여, 소자 분리막 패턴(도시안됨)을 형성한다. 상기 기판(100) 상에 셀 트랜지스터(102) 및 선택 트랜지스터(104)들을 형성한다. 상기 셀 트랜지스터(102) 및 선택 트랜지스터(104)들을 형성하는 방법에 대해 간단히 설명한다.
상기 기판(100) 표면을 산화시켜 터널 산화막 및 게이트 산화막을 각각 형성한다. 상기 터널 산화막 및 게이트 산화막 상에 예비 전하 저장막 패턴을 형성한다. 상기 예비 전하 저장막 패턴은 폴리실리콘으로 형성할 수 있다. 또는, 상기 예비 전하 저장막은 전하를 트랩핑할 수 있는 실리콘 질화물로 형성할 수 있다. 상기 예비 전하 저장막 상에 유전막을 형성한다. 그리고, 선택 트랜지스터(104)들이 형성될 부위에는 상기 유전막을 제거한다. 상기 유전막 상에 도전막을 형성하고, 상기 도전막, 유전막, 예비 전하 저장막 패턴 및 터널 산화막을 차례로 패터닝한다.
이로써, 터널 산화막 패턴(106), 전하 저장막 패턴(108), 유전막 패턴(110) 및 콘트롤 게이트 패턴(112)이 적층된 제1 게이트 구조물(114)을 형성한다. 또한, 상기 도전막 형성 및 패터닝 공정을 통해 상기 선택 트랜지스터(104)들이 형성될 부위에는 게이트 산화막 패턴(116) 및 게이트 전극(118)이 적층된 제2 게이트 구조물(120)을 형성한다. 이 후, 상기 제1 및 제2 게이트 구조물(114, 120) 양 측의 기판 표면 아래로 불순물을 주입하여 제1 게이트 구조물(114)의 양 측에 불순물 영역들을 형성한다. 이 때, 그라운드 선택 트랜지스터의 단부의 불순물 영역은 공통 소오스 영역(124)이 된다.
상기 기판(100) 상에 상기 셀 트랜지스터(102)들 및 선택 트랜지스터(104)들을 덮는 제1 층간 절연막(122)을 형성한다. 상기 제1 층간 절연막(122)의 일부분을 식각하여, 콘택홀(도시안됨)들을 형성한다. 상기 콘택홀 내에 도전 물질을 채워넣어 콘택 플러그들(도시안됨)을 형성한다.
상기 제1 층간 절연막(122) 상에 상기 제2 방향으로 연장되는 라인 형상의 제1 금속 배선(130)을 형성한다. 상기 제1 금속 배선(130)은 금속막의 증착 및 패터닝 공정을 통해 형성할 수 있다. 이와는 달리, 상기 제1 금속 배선(130)은 다마신 공정을 통해 형성할 수 있다. 상기 제1 금속 배선(130)은 베리어 금속막 패턴 및 텅스텐 패턴이 적층된 형상을 가질 수 있다. 이와는 달리, 상기 제1 금속 배선(130)은 베리어 금속막 패턴 및 구리 패턴이 적층된 형상을 가질 수도 있다.
상기 제1 금속 배선들(130)을 덮는 제2 층간 절연막(132)을 형성한다. 상기 제2 층간 절연막(132)의 일부분을 식각하여 상기 제1 금속 배선(130)의 상부면을 노출하는 콘택홀들을 형성한다. 상기 콘택홀들 내부에 금속 물질을 채워넣음으로써 금속 콘택들(134)을 형성한다.
도 18을 참조하면, 상기 제2 층간 절연막(132) 상에 제3 층간 절연막(136)을 형성한다. 상기 제3 층간 절연막(136) 상에 하드 마스크막(138)을 형성한다. 일 예로, 상기 하드 마스크막(138)은 폴리실리콘막으로 형성할 수 있다.
도 19 및 도 25를 참조하면, 상기 하드 마스크막(138) 상에 제1 내지 제3 스핀온 하드 마스크 패턴들(140a~140c)을 형성한다. 상기 제1 및 제3 스핀온 하드 마스크 패턴(140a~140c)은 제1 선폭(이하,1F)을 갖는다.
구체적으로, 상기 제1 영역에는 제1 방향으로 연장되는 제1 스핀온 하드 마스크 패턴들(140a)을 형성한다. 상기 제1 스핀온 하드 마스크 패턴(140a) 사이의 간격은 상기 제1 선폭의 3배(3F)가 되도록 한다. 상기 제1 스핀온 하드 마스크 패턴(140a)은 반도체 소자의 셀 블록의 일 측 가장자리로부터 타측 가장자리까지 연장되는 형상을 갖도록 한다.
상기 제2 영역에는 제1 방향으로 연장되는 라인 형상의 제2 스핀온 하드 마스크 패턴(140b)을 형성한다. 상기 제2 스핀온 하드 마스크 패턴(140b)의 일 측벽과 상기 제1 스핀온 하드 마스크 패턴(140a)은 3F 보다 더 넓은 간격으로 이격된다. 또한, 상기 제2 스핀온 하드 마스크 패턴(140b)의 다른 측벽과 상기 제1 스핀온 하드 마스크 패턴(140a)은 3F의 간격으로 이격될 수 있다. 상기 제2 스핀온 하드 마스크 패턴(140b)은 소자의 셀 블록의 일측 가장자리로부터 타측 가장자리까지 연장되는 형상을 갖도록 한다.
상기 제2 영역에서 상기 제1 및 제2 스핀온 하드 마스크 패턴(140a, 140b)을 수평 방향으로 연결되는 제1 연결용 스핀온 하드 마스크 패턴(140d)을 형성한다. 상기 제1 연결용 스핀온 하드 마스크 패턴(140d)이 형성되는 부위는 제2 도전 패턴의 일 단부가 위치하는 영역이 된다. 상기 제1 연결용 스핀온 하드 마스크 패턴(140d)은 상기 제1 내지 제3 스핀온 하드 마스크 패턴(140a~140c)의 폭보다 넓은 폭을 갖는다.
상기 제2 영역에서 상기 제1 및 제2 스핀온 하드 마스크 패턴(140a, 140b) 사이에 제3 스핀온 하드 마스크 패턴(140c)을 형성한다. 상기 제3 스핀온 하드 마스크 패턴(140c)은 제2 더미 금속 패턴이 형성될 부위에 위치한다. 그러나, 상기 제3 스핀온 하드 마스크 패턴(140c)은 제2 금속 패턴이 형성될 부위에는 형성되지 않는다. 상기 제3 스핀온 하드 마스크 패턴(140c)은 서로 3F의 간격으로 이격된다. 상기 제3 스핀온 하드 마스크 패턴(140c)은 상기 제1 연결용 스핀온 하드 마스크 패턴(140d)과 연결된다.
상기 제2 영역에서 상기 제3 스핀온 하드 마스크 패턴(140c)과 상기 제2 스핀온 하드 마스크 패턴(140b)을 수평 방향으로 연결되는 제2 연결용 스핀온 하드 마스크 패턴(140e)을 형성한다. 상기 제2 연결용 스핀온 하드 마스크 패턴(140e)은 상기 제1 내지 제3 스핀온 하드 마스크 패턴(140a~140c)의 폭보다 넓은 폭을 갖는다.
도 20 및 도 26을 참조하면, 상기 제1 내지 제3 스핀온 하드 마스크 패턴(140a~140c)과 제1 및 제2 연결용 스핀온 하드 마스크 패턴(140d, 140e)과 하드 마스크막(138)의 표면을 따라 스페이서막을 형성한다. 상기 스페이서막은 상기 스핀온 하드 마스크 패턴들의 선폭과 동일한 두께로 형성할 수 있다.
상기 스페이서막을 이방성 식각함으로써, 상기 제1 내지 제3 스핀온 하드 마스크 패턴(140a~140c)과 제1 및 제2 연결용 스핀온 하드 마스크 패턴(140d, 140e)에 스페이서(142)를 형성한다. 상기 스페이서(142)는 상기 제1 내지 제3 스핀온 하드 마스크 패턴(140a~140c)과 동일한 선폭을 가질 수 있다.
도 21 및 도 27을 참조하면, 상기 제1 내지 제3 스핀온 하드 마스크 패턴(140a~140c)과 제1 및 제2 연결용 스핀온 하드 마스크 패턴(140d~140e)을 제거한다. 따라서, 상기 하드 마스크막(138) 상에는 상기 스페이서(142)만이 남아있도록 한다. 상기 스페이서(142)는 후속 공정에서 식각 마스크로 사용된다.
상기 하드 마스크막(138) 상에 상기 스페이서(142)를 덮는 포토레지스트막을 형성하고, 이를 패터닝하여 포토레지스트 패턴(도시안됨)을 형성한다. 상기 포토레지스트 패턴 부위 및 스페이서(142) 부위가 하드 마스크 패턴을 형성하기 위한 식각 마스크로 사용된다.
도 22 및 도 28을 참조하면, 상기 포토레지스트 패턴 및 상기 스페이서(142)를 식각 마스크로 사용하여, 상기 하드 마스크막(138)을 식각함으로써, 하드 마스크 패턴(138a)을 형성한다.
도 23 및 도 29를 참조하면, 상기 하드 마스크 패턴(138a)을 사용하여 상기 제3 층간 절연막(136)을 식각함으로써, 트렌치들(150a~150c)을 포함하는 제3 층간 절연막 패턴(136a)을 형성한다. 상기 트렌치들(150a~150c)은 금속 배선들이 형성되는 부위이다.
구체적으로, 상기 제1 영역에는 제1 방향으로 연장되고 제1 폭을 갖는 제1 트렌치들(150a)이 형성된다. 상기 제2 영역에서 상기 제1 트렌치(150a)와 인접하는 부위에는 상기 제1 폭보다 넓은 제2 폭을 가지면서 제1 방향으로 연장되는 제2 트렌치들(150b)이 형성된다. 상기 제2 영역에는 상기 제2 트렌치(150b)와 인접하면서 상기 제2 트렌치(150b)와 서로 평행하는 제3 트렌치들(150c)이 형성된다. 상기 제2 트렌치(150b)는 상기 제1 및 제3 트렌치(150a, 150b)의 사이에 배치된다. 상기 제3 트렌치(150c)는 셀 블록의 일 단부로부터 타 단부까지 연결되어 있다. 또한, 상기 제2 영역에 해당하는 또 다른 일부에는 상기 제2 트렌치(150b)와 일렬로 배치되는 제4 트렌치들(150d)이 형성된다. 상기 제4 트렌치들(150d)은 이웃하여 배치된 제3 트렌치들(150c)의 일부 측벽을 관통하도록 형성된다.
도 24 및 도 30을 참조하면, 상기 제1 내지 제4 트렌치들(150a~150d)과 상기 제3 층간 절연막 패턴(136a)을 따라 베리어 금속막(도시안됨)을 형성한다. 상기 베리어 금속막은 물리기상 증착법 또는 화학기상 증착법을 통해 형성할 수 있다. 상기 베리어 금속막 상에 시드 구리막(도시안됨)을 형성한다. 상기 시드 구리막은 물리기상 증착법을 통해 형성할 수 있다.
상기 시드 구리막 상에 상기 제1 내지 제4 트렌치들(150a~150d) 내부를 채우도록 구리막(도시안됨)을 형성한다. 상기 구리막은 전기 도금법에 의해 형성한다.
상기 제2 트렌치(150b)는 상기 반도체 소자에서 각 셀 블록의 일단부로부터 타단부까지 길게 연결되지 않으면서 상기 제1 방향으로 연장되는 라인 형상을 갖는다. 즉, 상기 제2 트렌치(150b)는 상기 셀 블록의 단부까지 연장되지 않으므로, 상기 기판(100) 이면의 가장자리의 케소드 전극에 전압이 공급되더라도 상기 제2 트렌치(150b) 내의 시드 구리막을 통해 높은 도금 전류가 흐르기 어렵다. 그러나, 상기 제2 트렌치(150b)와 이웃하고 있는 제3 트렌치(150c)가 상기 셀 블록의 단부까지 연장되는 형상을 가지므로, 상기 제3 트렌치(150c)에 형성된 시드 구리막을 통해 강한 전기장이 발생된다. 때문에, 상기 제3 트렌치(150c)에 형성된 시드 구리막에 의해서, 상기 제2 트렌치(150b)에 형성된 시드 구리막에도 충분한 도금 전류가 흐르게 된다. 따라서, 상기 제2 트렌치(150b) 내에 위치하는 구리막의 두께가 얇아지지 않고, 상기 구리막 내에 보이드가 거의 발생되지 않는다.
따라서, 상기 전기 도금 방식으로 상기 제1 내지 제4 트렌치(150a~150d) 내부에 정상적인 구리막을 형성할 수 있다.
계속하여, 상기 제3 층간 절연막 패턴(136a)의 상부면이 노출되도록 상기 구리막을 화학기계적 연마 공정을 통해 연마한다. 이로써, 상기 제1 트렌치(150a) 내부에는 제1 도전 패턴(152a), 상기 제2 트렌치(150b) 내부에는 제2 도전 패턴(152b), 상기 제3 트렌치(150c) 내부에는 제1 더미 도전 패턴(152c), 상기 제4 트렌치(150d) 내부에는 제2 더미 도전 패턴(152d)을 각각 형성한다.
예를들어, 상기 제1 도전 패턴(152a)은 비트 라인으로 사용되고, 상기 제2 도전 패턴(152b)은 공통 소오스 라인에 전압을 인가하는 도선으로 사용될 수 있다. 상기 제1 및 제2 더미 도전 패턴(152c, 152d)은 반도체 소자에서 실질적인 연결 배선으로 사용되는 것이 아니라, 연결 배선인 제1 및 제2 도전 패턴(152a, 152b)을 정상적으로 형성하기 위하여 제공되는 것이다.
도 31은 본 발명의 일 실시예에 따른 정보처리 시스템을 도시한 블록 다이어그램이다.
도 31을 참조하면, 정보 처리 시스템(1100)은, 본 발명의 실시예에 따른 도전 패턴 구조물을 포함하는 메모리 소자(1111)를 구비할 수 있다. 일 예로, 상기 메모리 소자는 플래시 메모리 소자일 수 있다. 상기 메모리 소자 및 메모리 콘트롤러는 메모리 시스템으로 제공된다.
정보 처리 시스템(1100)은 메모리 시스템(1110)과 각각 시스템 버스(1160)에 전기적으로 연결된 모뎀(1120), 중앙처리장치(1130), 램(1140), 유저 인터페이스(1150)를 포함한다. 상기 메모리 시스템(1110)에는 중앙처리장치(1130)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 메모리 시스템(1110)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1100)은 대용량의 데이터를 메모리 시스템(1110)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 메모리 시스템(1110)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1100)에 제공할 것이다.
도시되지 않았지만, 본 발명의 실시예에 따른 정보 처리 시스템(1100)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 모바일 디램(DRAM), 또는 입출력 장치 등이 더 제공될 수 있다.
상기 설명한 것과 같이, 본 발명에 의하면 기판 전 영역에서 충분한 도금 전류가 공급되어 균일한 두께를 갖고 보이드가 없는 구리 배선을 형성할 수 있다. 따라서, 본 발명은 구리 배선을 포함하는 다양한 반도체 소자의 제조 시에 이용될 수 있다.
10, 50, 100 : 기판 12, 52 : 제1 층간 절연막
14 : 제2 층간 절연막 16a. 62a, 150a : 제1 트렌치
16b, 62b, 150b : 제2 트렌치 16c, 62c, 150c : 제3 트렌치
16d, 62d, 150d : 제4 트렌치 20 : 베리어 금속막
22 : 시드 구리막 24, 70 : 구리막
26a, 72a, 152a : 제1 도전 패턴 26b, 72b, 152b : 제2 도전 패턴
26c, 72c, 152c : 제1 더미 도전 패턴
26d, 72d, 152d : 제2 더미 도전 패턴
54 : 제1 금속 배선 56 : 제2 층간 절연막
58 : 금속 콘택 60 : 제3 층간 절연막
102 : 셀 트랜지스터 104 : 선택 트랜지스터
106 : 터널 산화막 패턴 108 : 전하 저장막 패턴
110 : 유전막 패턴 112 : 콘트롤 게이트 패턴
114 : 제1 게이트 구조물 116 : 게이트 산화막 패턴
118 : 게이트 전극 120 : 제2 게이트 구조물
122 : 제1 층간 절연막 130 : 제1 금속 배선
132 : 제2 층간 절연막 134 : 금속 콘택
136 : 제3 층간 절연막 138a : 하드 마스크 패턴
140a~140c : 제1~제3 스핀온 하드 마스크 패턴
140d, 140e : 제4 및 제5 스핀온 하드 마스크 패턴
142 : 스페이서

Claims (10)

  1. 제1 영역 및 제2 영역으로 구분된 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막의 일부를 식각하여, 상기 제1 영역의 기판 상에 반도체 소자의 셀 블록 양 단부까지 제1 방향으로 연장되는 제1 트렌치들을 형성하는 단계;
    상기 층간 절연막의 일부를 식각하여, 상기 제2 영역에서 상기 제1 트렌치들과 인접하는 부위에 셀 블록의 중간에서 끊어지는 형상을 갖고 제1 방향으로 연장되는 제2 트렌치와, 상기 제2 트렌치와 인접하고 셀 블록의 양 단부까지 제1 방향으로 연장되는 제3 트렌치를 형성하는 단계;
    상기 제1 내지 제3 트렌치가 형성된 층간 절연막 표면에 시드 구리막을 형성하는 단계;
    상기 제1 내지 제3 트렌치 내부에 구리막을 전기 도금하는 단계; 및
    상기 층간 절연막의 상부면이 노출되도록 상기 구리막을 연마하여, 상기 제1 트렌치 내부에 제1 도전 패턴, 제2 트렌치 내부에 제2 도전 패턴과, 제3 트렌치 내부에 제1 더미 도전 패턴을 형성하는 단계를 포함하고,
    상기 제2 트렌치는 상기 제1 및 제3 트렌치의 내부 폭보다 넓은 내부 폭을 가져서, 상기 제2 도전 패턴은 상기 제1 도전 패턴 및 제1 더미 도전 패턴보다 넓은 폭을 갖고, 상기 제3 트렌치에 형성되는 시드 구리막은 상기 구리막을 전기도금하는 공정에서 도금 전류가 공급되는 도전 라인으로 제공되고, 이에 따라 상기 제2 트렌치 내부에 구리막을 도금하기 위한 도금 전류 및 전기장이 생성되는 것을 특징으로 하는 반도체 소자의 도전 패턴 구조물 형성 방법.
  2. 제1항에 있어서, 상기 제1 내지 제3 트렌치가 형성된 상기 층간 절연막과 시드 구리막 사이에 베리어 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 도전 패턴 구조물 형성 방법.
  3. 제1항에 있어서, 상기 구리막을 전기도금하는 단계는,
    상기 기판을 구리를 포함하는 용액에 인입하는 단계; 및
    상기 기판 가장자리에 전압을 인가하여 상기 시드 구리막을 통해 전류를 도통시켜 구리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 도전 패턴 구조물 형성 방법.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 층간 절연막을 식각하여 상기 제3 트렌치의 측벽을 관통하고 상기 제1 방향으로 연장되는 제4 트렌치들을 형성하는 단계; 및
    상기 제4 트렌치들 내부에 상기 제1 더미 도전 패턴과 전기적으로 연결되는 제2 더미 도전 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 도전 패턴 구조물 형성 방법.
  7. 제6항에 있어서, 상기 제4 트렌치들은 상기 제2 트렌치와 일렬로 배치되도록 형성하는 것을 특징으로 하는 도전 패턴 구조물 형성 방법.
  8. 제1항에 있어서, 상기 제2 트렌치는 상기 제1 및 제3 트렌치 사이에 배치되도록 형성하는 것을 특징으로 하는 도전 패턴 구조물 형성 방법.
  9. 제1항에 있어서, 상기 제1 내지 제3 트렌치는 1회의 식각 공정을 통해 형성하는 것을 특징으로 하는 도전 패턴 구조물 형성 방법.
  10. 제1 및 제2 영역이 구분된 기판 상에 구비되는 층간 절연막;
    상기 제1 영역의 층간 절연막 내에 구비되고, 셀 블록 양 단부까지 제1 방향으로 연장되는 제1 도전 패턴;
    상기 제1 도전 패턴과 인접하는 제2 영역의 층간 절연막 내에 구비되고, 상기 셀 블록의 중간에서 끊어지는 형상을 갖고 제1 방향으로 연장되는 제2 도전 패턴; 및
    상기 제2 도전 패턴과 인접하고 셀 블록의 양 단부까지 제1 방향으로 연장되는 제1 더미 도전 패턴을 포함하고,
    상기 제2 도전 패턴은 상기 제1 도전 패턴 및 제1 더미 도전 패턴의 폭보다 넓은 폭을 가지고,
    상기 제1 더미 도전 패턴에 포함되는 도전 패턴의 적어도 일부는 상기 제1 및 제2 도전 패턴과 제1 더미 도전 패턴을 형성하기 위한 전기 도금 공정에서 도금 전류가 공급되기 위한 도전 라인으로 제공되는 반도체 소자의 도전 패턴 구조물.
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