KR960014459B1 - 다층배선 형성방법 - Google Patents
다층배선 형성방법 Download PDFInfo
- Publication number
- KR960014459B1 KR960014459B1 KR1019930026869A KR930026869A KR960014459B1 KR 960014459 B1 KR960014459 B1 KR 960014459B1 KR 1019930026869 A KR1019930026869 A KR 1019930026869A KR 930026869 A KR930026869 A KR 930026869A KR 960014459 B1 KR960014459 B1 KR 960014459B1
- Authority
- KR
- South Korea
- Prior art keywords
- photoresist
- conductor
- forming
- wiring
- intermediate insulating
- Prior art date
Links
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 23
- 239000002184 metal Substances 0.000 title claims abstract description 23
- 238000000034 method Methods 0.000 title claims description 37
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 22
- 239000004065 semiconductor Substances 0.000 claims abstract description 16
- 238000000206 photolithography Methods 0.000 claims abstract description 8
- 238000000151 deposition Methods 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 238000004544 sputter deposition Methods 0.000 claims abstract description 5
- 239000004020 conductor Substances 0.000 claims description 30
- 238000005530 etching Methods 0.000 claims description 5
- 239000003795 chemical substances by application Substances 0.000 claims description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims 1
- 230000002411 adverse Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
내용 없음.
Description
제1도는 종래의 반도체장치의 다층배선 형성방법을 설명하기 위하여 반도체 배선의 일부를 보인 단면도.
제2도는 본 발명의 반도체장치의 다층배선 형성방법을 설명하기 위하여 반도체 배선의 일부를 보인 단면도.
본 발명은 반도체 장치의 다층 배선구조 제조방법에 관한 것으로 다층 배선시에 중간 절연층의 평탄화 작업이 용이하도록 하여 소자의 신뢰도 향상에 적합하도록 한 것이다.
종래에 다층배선을 형성하는 기술은 제1도선을 배선공정을 통해 형성하고 그 위에 제2도선과의 절연을 위해 중간 절연막(4), 중간절연막(5)을 증착한다. 중간절연막(5)의 효율적인 증착(양호한 스텝커버리지)을 위해 SOG를 도포하여 메탈에지(METAL EDGE)부분을 완만하게 보강한다. 그리고, 중간 절연막(5)을 증착한 후, 제1도선(3), 제2도선(7)의 연결을 위한 연결구멍(9)을 사진 감광공정, 식각공정을 통해 형성하고 제2도선(7)을 제1도선과 동일한 배선공정을 통해 형성한다.
종래의 다층배선구조의 형성기술을 도면을 참조하면서 다시 설명하면, 제1도의 (a)에서 보인 바와 같이, 반도체 기판(1)상에 필요한 회로요소들을 형성하는 등 배선공정 전단계까지의 공정을 완료한 후, 표면을 절연층(2)으로 덥고, 그위에 메탈(알루미늄, 타이타늄텡스텐, 올리브덴, 등)을 증착하고 사진식각공정을 통해 제1도선(3)을 형성한다.
다음으로, 제1도의 (b)에서 보인 바와 같이, 중간 절연막(4)을 증착한 후, 그위에 에스오지(SOG)(6)를 굴곡부위에 덮은 후 중간절연막(5)을 증착한다.
이후에, 제1도의 (c)에서 보인 바와 같이, 제1도선(3)과 제2도선(7)을 연결한 구멍(VIA HOLE)(9)을 사진 식각공정을 통해 형성한 후, 메탈을 데포지션하고 패터닝하여 제2도선(7)를 형성한다.
이러한 종래의 기술에서는, 반도체 기판에 소자를 형성하는 과정에서 이미 상당한 단차가 발생하고 있고, 그위에 다시 제1도선과 제1도선을 형성하므로 사진시각공정시 스텝커버리지가 악화로 인하여 메탈배선간의 단락, 단선, 불완전 접촉 등의 결함이 발생되고, 이러 인해 소자동작시 오동작 또는 신뢰성에 악영향을 끼친다. 특히 비아홀(9)을 통하여 제1도선과 제2도선이 연결되는데, 제2메탈 데포지션시 충분히 층진되지 아니하면 보이드(VOID)가 형성되어 더욱 심각한 악영향을 미친다.
본 발명의 목적은 배선의 연결상태를 확실하게 하고, 스텝커버리지를 개선하여 반도체장치의 신뢰성을 향상시키려는 것이다.
본 발명의 방법은 반도체장치의 다층배선을 형성하기 위하여, 반도체 기판상에 필요한 회로요소들을 형성하고, 제1도선을 형성하는 단계, 제1중간절연막을 제1도선위에 데포지션하는 단계, 제1중간절연막을 에치백하여 제1도선들 사이에 제1도선이 노출되게 하는 단계, 웨이퍼 표면에 감광제를 바른 후 노광 및 현상공정을 실시하여 제1도선위에 이후에 형성할 제2도선과의 연결을 위한 비아홀을 형성하는 단계, 메탈을 스퍼트링하여 제1도선의 위에 제1도선과 제2도선을 연결하는 연결용도선을 형성하는 단계, 웨이퍼를 감광제 제거용액에 넣어 감광제를 제거하여 연결용 도선만 남기고 감광제우의 메탈은 감광제가 함께 제거하는 단계, 제2중간절연막을 데포지션한 후 에치백하여 연결용도선의 높이 보다 낮은 위치까지 식각하여 연결용도선이 표면에 노출되게 하는 단계, 메탈을 데포지션하고 사진식각공정을 실시하여 제2도선을 형성하는 단계를 포함한다.
본 발명은 제2도의 (a)에서 보인 바와 같이, 종래와 같이 반도체 기판(21)상에 필요한 회로요소들을 형성하는 등 배선공정 전단계까지의 공정을 완료한 후, 표면을 절연층(22)으로 덮고, 그위에 메탈(알루미늄, 타이타늄 텡스텐, 올리브덴, 등)을 증착하고 사진식각공정을 통해 제1도선(23)을 형성한다. 여기까지는 기존의 배선공정과 같다.
다음으로, 제2도의 (b)에서 보인 바와 같이, 제1중간절연막(28)(예 : TEOS)을 제1도선의 2배 정도의 두께로 증착한다.
이어서 제2도의 (c)에서 보인 바와 같이, 제1중간절연막(28)을 블랭크 식각(에치백)을 실시하여 제1도선을 사이에 제1도선두께의 약 9/10 정도(28')만 남겨둔다.
그후, 제2도의 (d)에서 보인 바와 같이, 웨이퍼 표면에 감광제를 바른 후 노광 및 현상공정을 실시하여 제1도선위에 이후에 형성할 제2도선과의 연결을 위한 비아홀(19)을 형성한다. 이때 감광제의 두께는 제2도선의 약 3배정도가 되게 한다.
다음으로, 제2도의 (e)에서 보인 바와 같이, 제1도선(23)과 이후 형성될 제2도선(27)을 연결하기 위한 연결용 도선(30)을 형성하기 위해 메탈을 스퍼트링한다. 이때 메탈은 감광제 위에도 쌓이고 감광제가 없는 제1도선의 위에도 스퍼터링되어 제1도선과 제2도선을 연결하는 연결용 도선(30)이 형성된다.
제1도선과 제2도선을 연결하는 연결용도선(30)이 형성을 위한 메탈 스퍼트링 공정 후, 제2도의 (f)에서 보인 바와 같이, 웨이퍼를 감광제 제거용액에 넣으면 감광제의 측면을 통해 제거용액이 반응하게 되어 감광제가 제거되면서 감광제 위에 쌓여 있던 메탈로 함께 제거되어 연결구멍이 있던 부분의 메탈(30)이 남아있게 된다.
다음으로, 제2도의 (h)에서 보인 바와 같이, 제2중간절연막(31)을 데포지션한 후 블랭크 식각을 하여 연결용도선(30)의 높이 보다 낮은 위치까지 식각한다. 그래서 제1도선과 제2도선을 연결하는 연결용도선(30)이 표면에 노출되게 한다.
그 후, 메탈을 테포지션하고, 제2도의 (i)에서 보인 바와 같이, 사진식각공정을 실시하여 제2도선(27)을 형성한다.
이렇게 하면 제2도선이 연결용도선을 통하여 제1도선과 확실하게 연결되고 제1도선이나 제2도선의 채턴을 형성할때 주위와의 단차가 거의 없으므로 사진식각공정이 정확히 이루어져서 종래의 기술에서 문제가 되던 스텝커버리지의 불량을 현저히 개선할 수 있고, 도선의 단선, 단락, 또는 불완전 접촉, 등을 방지할 수 있다.
본 발명의 방법은 다층 배선구조, 특히 2층배선 또는 3층배선 공정에 유용하다.
Claims (6)
- 반도체장치의 다층배선을 형성하는 방법으로서, 가) 반도체 기판상에 필요한 회로요소들을 형성하고, 제1도선을 형성하는 단계, 나) 제1중간절연막을 제1도선위에 데포지션하는 단계, 다) 제1중간절연막을 에치백하여 제1도선들 사이에 제1도선이 노출되게 하는 단계, 라) 웨이퍼 표면에 감광제를 바른 후 노광 및 현상공정을 실시하여 제1도선위에 이후에 형성할 때 제2도선과의 연결을 위한 비아홀을 형성하는 단계, 마) 메탈을 스퍼트링하여 제1도선의 위에 제1도선과제2도선을 연결하는연결용도선을 형성하는 단계, 바) 웨이퍼를 감광제제거용액에 넣어 감광제를 제거하여 연결용도선만 남기고 감광제위의 메탈은 감광제와 함께 제거하는 단계, 사) 제2중간절연막을 데포지션한 후 에치백하여 연결용도선의 높이보다 낮은 위치까지 식각하여 연결용도선이 표면에 노출되게 하는 단계, 아) 메탈을 데포지션하고 사진식각공정을 실시하여 제2도선을 형성하는 단계를 포함하여 이루어지는 반도체장치의 다층배선 형성방법.
- 제1항에 있어서, 상기 나)단계에서 제1중간절연막을 제1도선 두께의 2배 정도되게 증착하는 것이 특징인 반도체장치의 다층배선 형성방법.
- 제1항에 있어서, 상기 나)단계에서 제1중간절연막은 TEOS로서 형성하는 것이 특징인 반도체장치의 다층배선 형성방법.
- 제1항에 있어서, 상기 다)단계에서 제1중간절연막을 블랭크 식각하여 제1도선들 사이에 제1도선두께의 약 9/10 정도만 남겨두는 것이 특징인 반도체장치의 다층배선 형성방법.
- 제1항에 있어서, 상기 라)단계에서 감광제를 바를 때 감광제의 두께를 제2도선의 약 3배정도가 되게 하는 것이 특징인 반도체장치의 다층배선 형성방법.
- 제1항에 있어서, 상기 바)단계에서 웨이퍼를 감광제 제거용액에 넣으면 감광제의 측면을 통해 제거용액이 반응하게 되어 감광제가 제거되면서 감광제 위에 쌓여 있던 메탈로 함께 제거되어 비아홀에 있던 연결용도선만 남아있게 되는 것이 특징인 반도체장치의 다층배선 형성방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019930026869A KR960014459B1 (ko) | 1993-12-08 | 1993-12-08 | 다층배선 형성방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019930026869A KR960014459B1 (ko) | 1993-12-08 | 1993-12-08 | 다층배선 형성방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR950021413A KR950021413A (ko) | 1995-07-26 |
KR960014459B1 true KR960014459B1 (ko) | 1996-10-15 |
Family
ID=19370232
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019930026869A KR960014459B1 (ko) | 1993-12-08 | 1993-12-08 | 다층배선 형성방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR960014459B1 (ko) |
-
1993
- 1993-12-08 KR KR1019930026869A patent/KR960014459B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR950021413A (ko) | 1995-07-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100208442B1 (ko) | 반도체 소자의 비아홀 형성방법 | |
KR0124644B1 (ko) | 반도체소자의 다층금속배선의 형성방법 | |
US6064119A (en) | Wiring structure and formation method thereof for semiconductor device | |
KR100338850B1 (ko) | 매입배선구조 및 그 형성방법 | |
KR960014459B1 (ko) | 다층배선 형성방법 | |
KR100363642B1 (ko) | 반도체 소자의 접촉부 형성 방법 | |
KR100230730B1 (ko) | 반도체 소자의 다층금속배선 제조방법 | |
KR100226727B1 (ko) | 배선 형성 방법 | |
KR100226258B1 (ko) | 다층 금속 배선 형성 방법 | |
KR100226755B1 (ko) | 반도체 소자의 금속배선 구조 및 제조방법 | |
KR100368979B1 (ko) | 반도체소자의다층금속배선형성방법 | |
KR100313529B1 (ko) | 반도체소자의 컨택 형성방법 | |
KR100365936B1 (ko) | 반도체소자의비아콘택형성방법 | |
KR100857989B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
KR100198636B1 (ko) | 금속 배선 형성 방법 | |
KR920010126B1 (ko) | 반도체 소자의 다층금속배선 공정방법 | |
KR100456317B1 (ko) | 반도체장치의다층금속배선형성방법 | |
KR100607753B1 (ko) | 반도체 소자의 금속 배선층 형성 방법 | |
KR0179707B1 (ko) | 반도체 장치의 다층 배선구조 및 그 제조방법 | |
KR100192553B1 (ko) | 다층배선 형성방법 | |
KR910000277B1 (ko) | 반도체 장치의 제조방법 | |
KR100232224B1 (ko) | 반도체소자의 배선 형성방법 | |
KR100410810B1 (ko) | 반도체장치의다층금속배선형성방법 | |
KR100356788B1 (ko) | 반도체 소자의 다층 금속배선 형성방법 | |
KR0167602B1 (ko) | 반도체집적회로용 다층금속배선의 제조방법 및 다층금속배선구조의 반도체소자 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
G160 | Decision to publish patent application | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20120924 Year of fee payment: 17 |
|
EXPY | Expiration of term |