KR100192553B1 - 다층배선 형성방법 - Google Patents
다층배선 형성방법 Download PDFInfo
- Publication number
- KR100192553B1 KR100192553B1 KR1019950046369A KR19950046369A KR100192553B1 KR 100192553 B1 KR100192553 B1 KR 100192553B1 KR 1019950046369 A KR1019950046369 A KR 1019950046369A KR 19950046369 A KR19950046369 A KR 19950046369A KR 100192553 B1 KR100192553 B1 KR 100192553B1
- Authority
- KR
- South Korea
- Prior art keywords
- metal
- buffer layer
- layer
- wiring
- forming
- Prior art date
Links
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 59
- 239000002184 metal Substances 0.000 title claims abstract description 59
- 238000000034 method Methods 0.000 title claims abstract description 32
- 230000004888 barrier function Effects 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000000151 deposition Methods 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims description 13
- 239000010936 titanium Substances 0.000 claims description 8
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 claims description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical group [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 4
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 2
- 229910017604 nitric acid Inorganic materials 0.000 claims description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 2
- 230000003139 buffering effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 31
- 229910052782 aluminium Inorganic materials 0.000 description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 125000000896 monocarboxylic acid group Chemical group 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 다층배선 형성방법에 관한 것으로, 다층배선 공정시 차기(次期) 금속배선의 재작업의 가능하도록 하는데 적당한 다층배선 형성방법을 제공하기 위한 것이다.
이를 위한 본 발명의 다층배선 형성방법은 기판상의 산화막을 선택적으로 제거한 후, 전면에 베리어 메탈층, 제1 금속층, 버퍼층을 차례로 형성하는 공정, 상기 버퍼층상에 감광막을 도포하여 불필요한 버퍼증, 제1 금속층, 베리어 메탈층을 선택적으로 제거하는 공정, 상기 버퍼층 상부에 절연막을 증착하고 이를 선택적으로 제거하여 상기 버퍼층과 연결되도록 비아 콘택홀을 형성하는 공정, 상기 비아 콘택홀을 포함한 절연막상에 제2 금속을 증착하여 제2 금속배선을 포함하여 이루어짐을 특징으로 한다.
Description
제1도는 (a)∼(d)는 종래 다층배선 형성방법을 나타낸 공정단면도.
제2도는 (a)∼(d)는 본 발명의 다층배선 형성방법을 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 실리콘 기판 12 : 산화막
13 : 베리어 메탈층(Barrier Metal) 14 : 제1 금속배선
15 : 버퍼층(Ti/W) 16 : 절연막
17 : 제2 금속배선
본 발명은 금속막 형성방법에 관한 것으로 특히, 다층배선에 있어서 차기(次期)금속배선의 재작업이 가능하도록 한 다층배선 형성방법에 관한 것이다.
이하, 첨부도면을 참조하여 종래의 다층배선 형성방법을 설명하면 다음과 같다.
제1도 (a)∼(d)는 종래 다층배선 형성방법을 나타낸 공정단면도이다.
즉, 종래 다층배선 형성방법은 제1도(a)에 도시한 바와 같이, 실리콘 기판(1)상에 산화막(2)을 증착한 후, 상기 산화막(2)상에 제1 감광막(3)을 도포하여 사진석판술(Photolithography) 및 식각(Etching)공정을 통해 상기 실리콘 기판(1)의 소정부분이 노출되도록 상시 산화막(2)을 선택적으로 제거한다.
제1도(b)에 도시한 바와 같이, 제1 감광막(3)을 제거하고 실리콘 기판(1)을 포함한 산화막(2) 전면에 후공정에서 형성될 금속배선과, 실리콘 기판(1)과의 직접적인 접촉을 방지하기 위해 티타늄/텅스텐을 증착하여 베리어 메탈(Barrier Metal)층(4)을 형성한다.
제1도(c)에 도시한 바와 같이, 상기 베리어 메탈층(4) 상부에 제1 알루미늄을 증착하고 상기 제1 알루미늄 상에 제2 감광막(도시하지 않음)을 도포하여 사진석판술 및 식각공정으로 불필요한 제1 알루미늄, 베리어 메탈층(4)을 선택적으로 제거하여 제1 금속배선(5)을 형성한다.
이어, 제1도(d)에 도시한 바와 같이, 전면에 층간 절연막으로서 ILD(Inter Layer Dielectric)층(6)을 형성한 후, 상기 ILD층(6) 상부에 제3 감광막(도시하지 않음)을 도포하여 사진석판술 및 식각공정을 통해 상기 ILD층(6)을 선택적으로 제거하여 상기 제1 금속배선(5)과 전기적으로 연결되도록 비아 콘택홀(Via Contact Hole)을 형성한다.
이어 상기 비아 콘택홀을 포함한 전면에 제2 알루미늄을 증착하여, 제2 금속배선(7)을 형성하면 종래 다층배선 형성공정이 완료된다.
그러나 상기와 같은 종류의 다층배선 형성방법은 제1 금속배선과 제2 금속배선이 동일 알루미늄으로서 직접적으로 연결되므로 제2 금속배선의 패턴불량시 재작업이 어렵다.
즉, 제2 금속배선의 패턴불량시 이를 재작업할 경우에는 제1 금속배선에도 손상(Damage)이 가해지므로, 칩의 손실이 증가하게 되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로, 다층배선에 있어서 금속배선 사이에 버퍼층을 형성하여 차기(次期) 금속배선의 패턴불량시 이전 금속배선에 손상을 가하지 않고, 차기 금속배선의 재작업이 가능한 다층배선 형성방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 다층배선 형성방법은 기판상의 산화막을 선택적으로 제거한 후, 전면에 베리어 메탈층, 제1 금속층, 버퍼층을 차례로 형성하는 공정, 상기 버퍼상에 감광막을 도포하여 불필요한 버퍼층, 제1 금속층, 베리어 메탈층을 선택적으로 제거하는 공정, 상기 버퍼층 상부에 절연막을 증착하고 이를 선택적으로 제거하여 상기 버퍼층과 연결되도록 비아 콘택홀을 형성하는 공정, 상기 비아 콘택홀을 포함한 절연막상에 제2 금속을 증착하여 제2 금속배선을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.
이하, 첨부도면을 참조하여 본 발명의 다층배선 형성방법을 설명하면 다음과 같다.
제2도 (a)∼(d)는 본 발명의 다층배선 형성방법을 나타낸 공정단면도이다.
본 발명의 다층배선 형성방법은 제2도 (a)에서와 같이, 실리콘 기판(11)상에 산화막(12)을 증착하고, 상기 산화막(12)상에 제1 감광막(도시하지 않음)을 도포하여 사진석판술 및 식각공정을 통해 실리콘 기판(11)의 소정부분이 노출되도록 상기 산화막(12)을 선택적으로 제거한다.
그리고 상기 산화막(12)을 포함한 기판(11) 전면에 베리어 메탈(Barrier Metal)층(13)을 형성한다.
이때 상기 베리어 메탈층(13)은 후공정에서 형성될 금속배관과 실리콘 기판과의 직접적인 접촉을 방지하기 위한 것이다.
이어 상기 베리어 메탈층(13) 상부에 제1 알루미늄, 티타늄 텅스텐을 차례로 증착한다.
이때 상기 제1 알루미늄은 제1 금속배선(14)으로 사용되며, 티타늄 텅스텐을 금속배선 재작업시 상기 제1 금속배선을 보호하기 위한 버퍼층(15)으로 사용된다.
그리고 상기 티타늄 텅스텐의 두께는 500±200Å 정도이며 티타늄이 10wt%, 텅스텐이 90Wt%의 비율로 증착된다.
제2도(b)에서와 같이, 상기 버퍼층(Ti/W)(15) 상부에 제2 감광막(도시하지 않음)을 도포하여 사진석판술(Photolithography) 및 식각공정으로 불필요한 버퍼층(15) 제1 금속배선(14) 베리어 메탈층(13)을 선택적으로 제거한다.
이때 상기 식각공정시에는 상기 제1 금속배선과 버퍼층(티타늄/텅스텐)(15)에 선택성이 없는 건식식각 및 C1 플라즈마를 이용한다.
이어 제2도 (c)에서와 같이, 상기 버퍼층(15)을 포함한 전면에 절연막(16)을 증착하고, 상기, 절연막(16)상에 제3 감광막(도시하지 않음)을 도포한 후 사진석판술 및 식각공정을 통해 상시 버퍼층(15)의 일부가 노출되도록 절연막(16)을 선택적으로 제거하여 비아 콘택홀(Via Contact Hole)을 형성한다.
이어 제2도 (d)에서와 같이, 상기 바이콘택홀을 포함한 전면에 제2 알루미늄을 증착하여 제2 금속배선(17)을 형성한다.
이때, 상기 제2 금속배선(17)의 패턴불량시에는 상기 제2 금속배선 물질(알루미늄)과 비퍼층(티타늄/텅스텐)(15)에 선택적으로 작용하는(즉, 식각선택비가 다른) 식각용액을 통해 제2 금속배선(17)을 제거한다.
그리고 상기 식각용액은 질산(HNO3), 인산(H3PO4), 초산(CH3COOH), 물(H2O)이 각각 1:15:3:1(cm3)의 비율을 갖는 용액을 사용한다.
이상 상술한 바와 같이, 본 발명이 다층배선 형성방법은 차기(次期) 금속막의 재작업이 가능하여 웨이퍼의 폐기 및 손실을 방지할 수 있는 효과가 있다.
Claims (4)
- 기판상의 산화막을 선택적으로 제거한 후, 전면에 베리어 메탈층, 제1 금속층, 버퍼층을 차례로 형성하는 공정, 상기 버퍼층상에 감광막을 도포하여 불필요한 버퍼층, 제1 금속층, 베리어 메탈층을 선택적으로 제거하는 공정, 상기 버퍼층 상부에 절연막에 증착하여 이를 선택적으로 제거하여 상기 버퍼층과 연결되도록 비아 콘택홀을 형성하는 공정, 상기 비아 콘택홀을 포함한 절연막상에 제2 금속을 증착하여 제2 금속배선을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 다층배선 형성방법.
- 제1항에 있어서, 상기 제2 금속배선을 재 작업할 경우, 상기 제2 금속배선과 상기 버퍼층의 식각 선택비가 서로 다른 식각용액을 통해 상기 제2 금속배선을 제거하는 공정을 추가로 포함하여 이루어짐을 특징으로 하는 다층배선 형성방법.
- 제1항에 있어서, 상기 버퍼층은 티타늄/텅스텐 층이며 그 두께는 500±200Å 정도이고, 그 비율은 티타늄이 10wt% 텅스텐이 90wt%로 함을 특징으로 하는 다층배선 형성방법.
- 제2항에 있어서, 상기 식각용액은 질산, 인산, 초산, 그리고 물의 비율이 1 : 15 : 3 : 1(cm3)의 비율을 갖는 용액임을 특징으로 하는 다층배선 형성방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950046369A KR100192553B1 (ko) | 1995-12-04 | 1995-12-04 | 다층배선 형성방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950046369A KR100192553B1 (ko) | 1995-12-04 | 1995-12-04 | 다층배선 형성방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR970053510A KR970053510A (ko) | 1997-07-31 |
KR100192553B1 true KR100192553B1 (ko) | 1999-06-15 |
Family
ID=19437553
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019950046369A KR100192553B1 (ko) | 1995-12-04 | 1995-12-04 | 다층배선 형성방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100192553B1 (ko) |
-
1995
- 1995-12-04 KR KR1019950046369A patent/KR100192553B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR970053510A (ko) | 1997-07-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3300643B2 (ja) | 半導体装置の製造方法 | |
US6143653A (en) | Method of forming tungsten interconnect with tungsten oxidation to prevent tungsten loss | |
JP3319513B2 (ja) | 銅配線の形成方法 | |
US20010041455A1 (en) | Method of manufacturing semiconductor device | |
KR100192553B1 (ko) | 다층배선 형성방법 | |
KR100373708B1 (ko) | 반도체 소자의 금속 배선층 형성 방법 | |
KR100189967B1 (ko) | 반도체장치의 다층배선 형성방법 | |
KR100265991B1 (ko) | 반도체 장치의 다층 배선간 연결공정 | |
KR100475136B1 (ko) | 반도체 소자의 콘택 영역 형성 방법 | |
KR100293458B1 (ko) | 반도체 소자의 금속 배선 및 그의 제조 방법 | |
KR960014459B1 (ko) | 다층배선 형성방법 | |
KR100219062B1 (ko) | 반도체 장치의 금속배선 형성방법 | |
KR100450845B1 (ko) | 반도체 소자 제조 방법 | |
KR0135142B1 (ko) | 반도체소자의 금속배선 형성방법 | |
KR100517910B1 (ko) | 반도체소자의금속배선구조및그제조방법 | |
JP2991388B2 (ja) | 半導体装置の製造方法 | |
KR0179707B1 (ko) | 반도체 장치의 다층 배선구조 및 그 제조방법 | |
KR100460803B1 (ko) | 반도체소자제조방법 | |
KR0161194B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
KR100277935B1 (ko) | 반도체장치의 배선형성방법 | |
KR100255156B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
KR100260356B1 (ko) | 반도체소자의 다층 금속배선 형성방법 | |
KR940008021B1 (ko) | 반도체장치의 배선형성법 | |
KR960015497B1 (ko) | 반도체 장치의 금속배선 형성방법 | |
JPH0536684A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20051223 Year of fee payment: 8 |
|
LAPS | Lapse due to unpaid annual fee |