KR100373708B1 - 반도체 소자의 금속 배선층 형성 방법 - Google Patents

반도체 소자의 금속 배선층 형성 방법 Download PDF

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Abstract

비아홀에 CVD에 의해 텅스텐을 필링할 경우 WF6가스의 불소와 Ti 또는 알루미늄과의 반응에 의해 TiF4또는 AlF3의 화합물이 생성되는 것을 방지함과 동시에 비아 콘택 저항을 상대적으로 저감할 수 있도록 하기 위한 것으로, 금속 박막 상부에 ARC 금속막으로 Ti/TiN을 증착하고 패터닝하며 비아홀 형성시 금속 박막 상부의 ARC 금속막인 TiN만 제거되도록 한 후, 비아홀의 텅스텐 필링 이전에 증착되는 베리어 금속막으로 TiN만을 증착하는 것을 특징으로 한다.

Description

반도체 소자의 금속 배선층 형성 방법{METHOD FOR FORMING METAL LINE OF SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자의 금속 배선층을 형성하는 방법에 관한 것으로, 더욱 상세하게는 반도체 소자 제조 공정 중 소자와 소자 사이의 연결선 및 패드 연결을 위한 반도체 소자의 금속 배선층 형성 방법에 관한 것이다.
일반적으로 반도체 소자를 제조할 경우 반도체 소자의 회로 형성을 위하여 반도체 기판과 배선층을 절연한 절연막에 반도체 기판의 소스/드레인, 게이트와 배선층이 연결될 부위를 정의하기 위하여 콘택홀(contact hole)을 형성하거나 상, 하부 배선층을 절연한 절연막에 비아홀(via hole)을 형성한 다음, 알루미늄과 같은 금속막을 스퍼터링(sputtering)과 같은 방법을 이용하여 증착함으로써 금속 배선층을 형성한다.
그리고, 금속 배선층을 형성하는 데 있어서 최근에는 금속 배선층을 다층으로 하는 다층 배선 구조가 주로 이용되고 있다.
그러나, 다층 배선 구조는 구조가 복잡하고 새로운 불량 모드가 발생할 가능성이 크다. 다층 배선 공정에서의 수율이나 신뢰성의 원인으로 가장 문제가 되는 것으로 금속 배선층의 스텝 커버리지(step coverage), 금속 배선층 간의 콘택 특성, 절연막의 핀 홀(pin hole)과 파티클(particle) 등이 있다.
이러한 다층 배선 구조에서 각 배선 금속층 간에 존재하는 비아의 수는 극히 많고, 그것들이 모두 도통해서 아주 낮은 콘택 저항값을 가지고 있어야 한다.
그러면, 도 1a 내지 도 1d를 참조하여 종래 반도체 소자의 금속 배선층을 형성하는 방법을 개략적으로 설명한다.
먼저 도 1a에 도시한 바와 같이, 소스/드레인, 게이트를 포함하는 접합 영역(2)이 형성된 반도체 기판(1) 상부에 접합 영역(2)과 금속 배선층 간의 절연을 위한 절연막(3)을 증착한 후, 절연막(3)을 선택적 식각하여 접합 영역(2)과 금속 배선층을 연결하기 위한 콘택홀을 형성한다. 그리고, 콘택홀에 베리어(barrier) 금속막과 텅스텐 등을 필링(filling)하여 금속 플러그(4)를 형성한다. 이후, 금속 플러그(4)가 형성된 절연막(3) 상부에 Ti/TiN의 베리어 금속막(5)과 알루미늄 합금(6), TiN의 리프랙토리(refractory) ARC(anti reflective coating) 금속막(7)을 차례로 증착하고, 플라즈마에 의한 선택적 식각을 통해 1차 금속 배선층(5, 6, 7)을 형성한다. 그리고, 1차 금속 배선층(5, 6, 7) 상부 전면에 금속 배선층 간의전기적 절연을 위한 층간 절연막(8)을 CVD(chemical vapor deposition) 방법으로 증착한다.
그 다음 도 1b에 도시한 바와 같이, 층간 절연막(8)을 플라즈마에 의한 선택적 식각을 통해 금속 배선층 사이를 연결하기 위한 비아홀을 형성한다. 이때, 외부 전원으로부터 반도체 기판(1)의 접합 영역(2)까지 전류가 흐르게 하기 위해서는 비아홀이 완전히 오픈(open)되어 하부 1차 금속 배선층(5, 6, 7)의 표면이 노출되어야 한다. 비아홀 내부의 1차 금속 배선층(5, 6, 7) 표면에 층간 절연막(8)이 잔류하면 전자가 비아홀을 통해 이동할 수 없기 때문에 오류(failure)가 발생한다. 그런데, 공정 진행 중(in-line process)에 비아홀 식각 후 비아홀이 완전히 오픈되었는지 확인하기 어렵기 때문에 알루미늄 박막(6) 상부의 ARC 금속막(7)을 제거하고, 안전하게 비아홀을 오픈시키기 위해 알루미늄 박막(6) 표면 부위의 일부를 과도 식각(over etch)한다. 알루미늄 박막(6) 상부에 ARC 금속막(7)인 TiN이 잔류할 경우 층간 절연막(8)의 잔류 여부에 관계없이 황갈색으로 보여 비아홀 오픈 여부를 확인할 수 없지만, TiN을 제거할 경우 은색의 알루미늄 박막(6) 표면 색을 통해 비아홀 오픈 여부를 쉽게 확인할 수 있기 때문에 비아홀 식각시 알루미늄 박막(6) 상부의 ARC 금속막(7)을 제거한다.
그 다음 도 1c에 도시한 바와 같이, 비아홀 식각이 완료된 후 Ti(9)과 TiN(10)을 각각 수백 Å의 두께로 차례로 증착하여 베리어 금속막(9, 10)을 형성한다. 비아홀에 후속 공정에서 텅스텐을 필링하는 공정에서 WF6가스를 사용하는 데,WF6이 비아홀 부위에서 노출되는 알루미늄 박막(6)과 반응하여 다음의 화학식 1과 같은 화학 반응을 유발시킨다.
AlF3은 비아의 콘택 저항을 크게 증가시키기 때문에 텅스텐의 필링 이전에 알루미늄(Al)과 불소(F)의 반응을 방지하기 위한 베리어 금속막으로 TiN(10)을 스퍼터링 또는 CVD 방법을 이용하여 증착한다. 이때, TiN(10)은 베리어 금속막 역할뿐 아니라 핵성장층(nucleation layer)의 역할을 수행한다. 그런데, TiN(10)은 저항(resistivity)이 크기 때문에 TiN(10)의 하부에 Ti(9)를 인-시투(in-situ) 공정으로 증착해 줌으로써 비아 콘택 저항을 낮추어 준다.
이후, Ti/TiN의 베리어 금속막(9, 10)을 증착한 후, 비아홀을 완전히 채우도록 텅스텐(11)을 CVD 방법에 의해 증착한다.
그 다음 도 1d에 도시한 바와 같이, CMP(chemical mechanical polishing) 방법을 이용하여 층간 절연막(8) 상부의 텅스텐(11)과 TiN(10), Ti(9)를 차례로 식각함으로써 비아홀 내부에만 Ti/TiN의 베리어 금속막(9, 10)과 텅스텐(11)이 남도록 평탄화된 금속 플러그(9, 10, 11)를 형성한다. 그리고, 하부 텅스텐(11)과 후속 공정에서 증착될 금속 박막의 반응을 방지하기 위하여 Ti/TiN 등의 베리어 금속막(12)과 금속 박막인 알루미늄 박막(13), TiN의 리프랙토리 ARC 금속막(14)을 인-시투 공정으로 차례로 증착한 후, ARC 금속막(14)과 알루미늄 박막(13), 베리어금속막(12)을 패터닝(patterning)하여 2차 금속 배선층을 형성한다.
이와 같은 종래의 방법에서 하부 금속 배선층(5, 6, 7) 상부의 절연막(8) 상에 비아홀을 형성할 경우, 텅스텐 증착시 불소와 알루미늄의 반응을 방지하기 위한 베리어로 TiN과 비아 콘택 저항을 감소시키기 위한 Ti의 이중층으로 비아홀 내에 베리어 금속막(9, 10)을 증착하여야 한다. 비아홀의 폭(width)이 좁고 종횡비(aspect ratio)가 클수록 텅스텐 필링 이전에 증착되는 Ti/TiN의 베리어 금속막(9, 10)을 두껍게 증착할 수 없다. 따라서, 금속 배선층 상부의 비아홀 내부에서 TiN이 균일하게 증착되지 못하고 부분적으로 극히 얇아지거나 TiN 막에 미세한 결함(defect)이 발생할 수 있으며, 이에 따라 CVD에 의한 텅스텐의 증착시 불소가 TiN을 통과하여 TiN 하부의 Ti와 반응하여 TiF4화합물(compound)을 형성시키거나, 알루미늄과 반응하여 AlF3의 화합물을 형성시키게 되어 비아 콘택 저항을 크게 증가시키게 된다.
또한, 비아홀 형성을 위한 식각시 플라즈마로 알루미늄 박막(6) 표면 일부까지 식각하기 때문에 플라즈마 손상(damage)에 의해 금속 배선층의 신뢰성이 저하되며, 비아홀 식각시 알루미늄 박막(6) 상부의 TiN(7)이 제거되는 과정에서 알루미늄 박막(6) 표면으로 이물질이 유입될 가능성이 있다.
더구나, 비아홀 내에 Ti(9)를 증착할 때 콜리메이트 방법(collimated method)이나 IMP(ionized metal process) 방법을 이용하여야 하는 데, 콜리메이트 방법은 생산성(throughput)과 유지 보수(maintenance)에 많은 문제가 있고, IMP 방법을 적용하기 위해서는 새로운 설비 투자가 필요한 단점이 있다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 비아홀에 CVD에 의해 텅스텐을 필링할 경우 WF6가스의 불소와 Ti 또는 알루미늄과의 반응에 의해 TiF4또는 AlF3의 화합물이 생성되는 것을 방지함과 동시에 비아 콘택 저항을 상대적으로 저감할 수 있도록 하는 반도체 소자의 금속 배선층 형성 방법을 제공하는 데 있다.
또한, 본 발명은 비아홀 내에 증착되는 베리어 금속막 중 Ti를 콜리메이트 방법이나 IMP 방법을 사용하지 않고도 일반적인 스퍼터링 방법에 의해 증착할 수 있도록 하는 반도체 소자의 금속 배선층 형성 방법을 제공하는 데 있다.
또한, 본 발명은 비아홀 형성을 위한 플라즈마 식각에 의해 유발되는 금속 박막의 플라즈마 손상을 방지할 수 있도록 하는 반도체 소자의 금속 배선층 형성 방법을 제공하는 데 있다.
도 1a 내지 도 1d는 종래 반도체 소자의 금속 배선층을 형성하는 방법에 개략적으로 도시한 공정도이고,
도 2a 내지 도 2d는 본 발명의 일 실시예에 따라 반도체 소자의 금속 배선층을 형성하는 방법을 개략적으로 도시한 공정도이다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 금속 박막 상부에 ARC 금속막으로 Ti/TiN을 증착하고 패터닝하며 비아홀 형성시 금속 박막 상부의 ARC 금속막인 TiN만 제거되도록 한 후, 비아홀의 텅스텐 필링 이전에 증착되는 베리어 금속막으로 TiN만을 증착하는 것을 특징으로 한다.
즉, 본 발명은 콘택 또는 비아가 형성된 절연막 상부에 제 1베리어 금속막과금속 박막, 제 1, 2ARC 금속막을 연속 증착하고 패터닝하여 제 1금속 배선층을 형성하는 단계와, 상기 제 1금속 배선층을 포함한 상기 절연막 상부에 층간 절연막을 증착하는 단계와, 상기 층간 절연막을 플라즈마에 의한 선택적 식각하여 비아홀을 형성하는 단계와, 상기 비아홀 내부의 상기 제 2ARC 금속막을 습식 식각하여 제거하는 단계와, 상기 비아홀을 포함한 상기 층간 절연막 상부 전면에 제 2베리어 금속막을 증착하고, 상기 비아홀에 플러그 금속막을 필링하는 단계와, 상기 비아홀 내부에만 상기 제 2베리어 금속막과 플러그 금속막이 잔류하도록 상기 층간 절연막 상부의 상기 제 2베리어 금속막과 플러그 금속막을 CMP에 의해 제거하여 비아를 형성하는 단계와, 상기 비아를 포함한 상기 층간 절연막 상부에 제 1베리어 금속막과 금속 박막, 제 1, 2ARC 금속막을 연속 증착하고 패터닝하여 제 2금속 배선층을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제 1ARC 금속막으로 Ti, TiW, TaN, Cr, Ta 또는 Hf 중 어느 하나를 이용하고, 제 2ARC 금속막으로 TiN을 이용하며, 상기 제 2베리어 금속막으로 TiN을 이용하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선층 형성 방법을 개략적으로 도시한 공정도이다.
먼저 도 2a에 도시한 바와 같이, 소스/드레인, 게이트를 포함하는 접합 영역(22)이 형성된 반도체 기판(21) 상부에 접합 영역(22)과 금속 배선층 간의 절연을 위한 절연막(23)을 증착한 후, 절연막(23)을 선택적으로 식각하여 접합 영역(22) 상부에 접합 영역(22)과 금속 배선층을 연결하기 위한 콘택홀을 형성한다. 그리고, 콘택홀에 베리어 금속막과 텅스텐 등을 필링하여 금속 플러그(24)를 형성한다. 이후, 금속 플러그(24)가 형성된 절연막(23) 상부 전면에 Ti/TiN의 베리어 금속막(25)과 알루미늄 박막(26)을 증착한 후, 알루미늄 박막(26) 상부에 리프랙토리 ARC 금속막으로 Ti(27)와 TiN(28)를 각각 수백 Å의 두께로 인-시투 증착한다. 이때, 금속 배선층으로 알루미늄 박막(26) 이외에도 알루미늄 합금막, 구리 및 구리 합금막 등 다양한 금속 박막을 사용할 수도 있다. 또한, 리프랙토리 ARC 금속막(27, 28)은 종래 TiN만을 사용하던 것과는 달리 Ti(27)를 우선 증착하고 TiN(28)을 다음에 증착하여 TiN(28)이 Ti(27) 상부에 증착되도록 한다. 이때, Ti(27) 대신에 TiN(28)과의 식각율이 차이가 나는 TiW, TaN, Cr, Ta, Hf 등을 사용할 수도 있다. 이후, Ti/TiN의 ARC 금속막(27, 28)과 알루미늄 박막(26), 베리어 금속막(25)을 패터닝, 일 예로 포토리소그래피(photolithography) 공정에 의해 패터닝하여 1차 금속 배선층(25, 26, 27, 28)을 형성한다. 그리고, 1차 금속 배선층(25, 26, 27, 28)을 포함한 절연막(23) 상부 전면에 금속 배선층 간의 전기적 절연을 위한 층간 절연막(29)을 CVD 방법으로 증착한다.
그 다음 2b에 도시한 바와 같이, 층간 절연막(29)을 플라즈마에 의한 선택적 식각, 예를 들어 층간 절연막(29) 상부에 감광막을 도포하고 노광 현상하여 비아홀 형성을 위한 비아홀 패턴(30)을 형성하고 비아홀 패턴(30)을 마스크로 드러난 층간 절연막(29)을 플라즈마 식각하여 비아홀을 형성한다. 이때, 종래와 같이 알루미늄박막(26) 상부의 ARC 금속막인 TiN(28)과 알루미늄 박막(26)의 일부 표면까지 과도 식각을 하는 것과는 달리, 비아홀 형성을 위한 식각이 TiN(28)의 표면 또는 TiN(28)의 내부(중간)에서 멈추도록 한다.
그 다음 도 2c에 도시한 바와 같이, 비아홀 패턴(30)을 마스크로 드러난 TiN(29)을 습식 식각(wet etch)한다. 일 예로, 베이킹(baking)을 실시하여 플라즈마에 노출되었던 비아홀 패턴(30)을 경화시킨 후, 40℃ 내지 60℃ 정도의 온도로 가열된 H2O2수용액에 반도체 기판(21)을 디핑(dipping)하여 비아홀 부위에서 노출된 TiN(28)을 습식 식각하여 제거하고, 하부 Ti(27)는 잔류시킨다. 그리고, TiN(28)의 습식 식각에서 Ti(27) 상부의 TiN(28)을 완전히 제거하지 않고 일부 잔류시킬 수도 있다. 이때, TiN(28)은 황갈색인 반면, Ti(27)는 투명하기 때문에 TiN(28)이 제거되었는지의 여부를 육안으로 관찰할 수 있다. 또한, TiN(28) 상부에 층간 절연막(29)이 잔류할 경우에는 H2O2에서 TiN(28)이 식각되지 않기 때문에, 층간 절연막(29)에 비아홀 형성을 위한 식각 공정에서 층간 절연막(29)이 완전히 제거되지 않고 TiN(28) 상부에 잔류하는지의 여부도 쉽게 확인할 수 있다. 그리고, H2O2수용액에서 TiN(28)이 식각되지 않을 경우에는 베이킹을 재실시하여 비아홀 패턴(30)인 감광막을 경화시킨 후 층간 절연막(29)을 추가로 식각하여 TiN(28) 표면이 노출되도록 한다. H2O2수용액은 층간 절연막(29)이나 알루미늄 박막(26)을 식각하지 않으며, TiN(28)에 비해 Ti(27)의 식각율이 매우 느린 특성을 가지고 있다.따라서, H2O2습식 식각시 알루미늄 박막(26) 상부에 Ti(27)를 잔류시키고, 비아홀에서 노출된 TiN(28)만을 식각하는 공정 조건을 쉽게 결정할 수 있다.
그 다음 도 2d에 도시한 바와 같이, 층간 절연막(29) 상부의 비아홀 패턴(30)을 제거하고, 오픈된 비아홀을 포함한 반도체 기판(21) 상부 전면에 TiN(31)의 베리어 금속막을 수백 Å의 두께로 증착한 후 WF6가스를 이용한 CVD 방법에 의해 비아홀에 플러그 금속막으로 텅스텐(32)을 필링한다. 그리고, 플러그 금속막으로 텅스텐(32) 이외에도 알루미늄, 알루미늄 합금, 구리, 구리 합금 등을 사용할 수 도 있다. 이때, 종래와는 달리 Ti를 증착하지 않고 TiN(31)만을 증착하기 때문에 공정을 단순화할 수 있고, TiN(31)을 종래에 비해 더 두껍게 증착할 수 있기 때문에 CVD에 의한 텅스텐(32)의 증착시 하부 Ti(27) 및 알루미늄 박막(26)과 불소(F)의 반응을 더욱 효과적으로 차단할 수 있다. 또한, TiN(31)의 증착을 콜리메이트 방법이나 IMP 방법이 아닌 일반적인 스퍼터링 방법에 의해 증착할 수 있게 된다. 그리고, CMP에 의해 층간 절연막(29) 상부에 증착된 텅스텐(32)과 TiN(31)을 제거하여 비아홀 내부에만 텅스텐(32)과 TiN(31)이 남도록 텅스텐 플러그를 형성하여 비아를 완성한다. 이후, 하부 텅스텐(32)과 후속 공정에서 증착될 금속 박막의 반응을 방지하기 위하여 Ti/TiN의 베리어 금속막(33)과 금속 박막인 알루미늄 박막(34), Ti/TiN의 리프랙토리 ARC 금속막(35)을 인-시투 공정으로 차례로 증착한 후, ARC 금속막(35)과 알루미늄 박막(34), 베리어 금속막(33)을 패터닝하여 2차 금속 배선층을 형성한다.
그리고, 이와 같은 동작을 반복함으로써 반도체 소자의 다층 배선을 형성하게 된다.
이러한 실시예와는 달리, ARC 금속막으로 TiN만을 증착하며, 후속 비아홀의 베리어 금속막으로 Ti/TiN을 사용하는 종래의 공정에서 비아홀 식각시 플라즈마에 의한 선택적 식각에 의해 층간 절연막만을 제거하고, 금속 박막 상부에 잔류하는 ARC 금속막인 TiN을 습식 식각에 의해 제거할 수도 있다.
이와 같이 본 발명은 금속 박막 상부에 ARC 금속막으로 Ti/TiN을 증착하고 패터닝하며 비아홀 형성시 금속 박막 상부의 ARC 금속막인 TiN만 제거되도록 한 후, 비아홀의 텅스텐 필링 이전에 증착되는 베리어 금속막으로 TiN만을 증착함으로써 비아 콘택 저항을 낮추기 위한 Ti의 증착을 스킵(skip)할 수 있어 TiN의 증착 두께를 증가시킬 수 있고, 이를 통해 CVD 텅스텐 증착시 TiF4, AlF3의 화합물 발생을 방지할 수 있어 비아 콘택 저항을 저감할 수 있으며, Ti가 비아홀 부위의 금속 박막에만 형성되는 것이 아니라 금속 박막 상부 전면에 형성되므로 비아 콘택 저항을 상대적으로 더 크게 감소시킬 수 있으며, 종래에는 비아홀 내에 Ti를 증착할 때 스텝 커버리지 문제로 인해 콜리메이트 방법이나 IMP 방법 등을 적용하여야 하는데 반하여 Ti가 하부 금속 박막 상부에 증착되기 때문에 일반적인 스퍼터링 방법에 의해 증착이 가능하므로 공정이 유리하다. 또한, 비아홀 형성을 위한 식각 공정에서 플라즈마 식각에 의해 비아홀을 형성하고 금속 박막 상부의 TiN을 습식 세정에 의해 제거하므로 금속 박막의 플라즈마 손상을 방지할 수 있어 금속 배선층의 신뢰성을 향상시킬 수 있다.

Claims (10)

  1. (정정)콘택 또는 비아가 형성된 절연막 상부에 제 1베리어 금속막과 금속 박막, 제 1, 2ARC 금속막을 연속 증착하고 패터닝하여 제 1금속 배선층을 형성하는 단계와;
    상기 제 1금속 배선층을 포함한 상기 절연막 상부에 층간 절연막을 증착하는 단계와;
    상기 층간 절연막을 플라즈마에 의한 선택적 식각하여 비아홀을 형성하는 단계와;
    상기 비아홀 내부의 상기 제 2ARC 금속막을 H 2 O 2 수용액으로 습식 식각하여 상기 제 2ARC 금속막이 상기 제 1ARC 금속막 상부에 일부가 잔류하도록 제거하는 단계와;
    상기 비아홀을 포함한 상기 층간 절연막 상부 전면에 제 2베리어 금속막을 증착하고, 상기 비아홀에 플러그 금속막을 필링하는 단계와;
    상기 비아홀 내부에만 상기 제 2베리어 금속막과 플러그 금속막이 잔류하도록 상기 층간 절연막 상부의 상기 제 2베리어 금속막과 플러그 금속막을 CMP에 의해 제거하여 비아를 형성하는 단계와;
    상기 비아를 포함한 상기 층간 절연막 상부에 제 1베리어 금속막과 금속 박막, 제 1, 2ARC 금속막을 연속 증착하고 패터닝하여 제 2금속 배선층을 형성하는 단계를 포함하는 반도체 소자의 금속 배선층 형성 방법.
  2. 제 1 항에 있어서, 상기 제 1ARC 금속막으로 Ti, TiW, TaN, Cr, Ta 또는 Hf 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자의 금속 배선층 형성 방법.
  3. 제 2 항에 있어서, 상기 제 2ARC 금속막으로 TiN을 이용하는 것을 특징으로 하는 반도체 소자의 금속 배선층 형성 방법.
  4. 제 3 항에 있어서, 상기 제 2베리어 금속막으로 TiN을 이용하는 것을 특징으로 하는 반도체 소자의 금속 배선층 형성 방법.
  5. (삭제)
  6. (정정)제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 H2O2수용액의 온도는 40℃ 내지 60℃인 것을 특징으로 하는 반도체 소자의 금속 배선층 형성 방법.
  7. 제 1항 내지 제 4 항 중 어느 한 항에 있어서, 상기 플러그 금속막으로 텅스텐, 알루미늄, 알루미늄 합금, 구리 또는 구리 합금 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자의 금속 배선층 형성 방법.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 제 1베리어 금속막으로 Ti/TiN을 이용하는 것을 특징으로 하는 반도체 소자의 금속 배선층 형성 방법.
  9. (삭제)
  10. 콘택 또는 비아가 형성된 절연막 상부에 베리어 금속막으로 제 1Ti/TiN과 금속 박막, ARC 금속막으로 TiN을 연속 증착하고 패터닝하여 제 1금속 배선층을 형성하는 단계와;
    상기 제 1금속 배선층을 포함한 상기 절연막 상부에 층간 절연막을 증착하는 단계와;
    상기 층간 절연막을 플라즈마에 의한 선택적 식각하여 비아홀을 형성하는 단계와;
    상기 비아홀 내부의 상기 금속 박막이 드러나도록 비아홀 내부의 ARC 금속막인 TiN을 습식 식각하여 제거하는 단계와;
    상기 금속 박막이 드러난 비아홀을 포함한 상기 층간 절연막 상부 전면에 베리어 금속막으로 제 2Ti/TiN을 증착하고, 상기 비아홀에 플러그 금속막을 필링하는단계와;
    상기 비아홀 내부에만 상기 플러그 금속막과 제 2Ti/TiN이 남도록 상기 층간 절연막 상부의 플러그 금속막과 제 2Ti/TiN을 CMP에 의해 제거하여 비아를 형성하는 단계와;
    상기 비아를 포함한 상기 층간 절연막 상부에 제 1Ti/TiN과 금속 박막, TiN을 연속 증착하고 패터닝하여 제 2금속 배선층을 형성하는 단계를 포함하는 반도체 소자의 금속 배선층 형성 방법.
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