JPH08115979A - 多層配線形成法 - Google Patents
多層配線形成法Info
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- JPH08115979A JPH08115979A JP27604694A JP27604694A JPH08115979A JP H08115979 A JPH08115979 A JP H08115979A JP 27604694 A JP27604694 A JP 27604694A JP 27604694 A JP27604694 A JP 27604694A JP H08115979 A JPH08115979 A JP H08115979A
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Abstract
ばらつきを低減する。 【構成】 Al又はAl合金膜14b、窒化防止用のT
i膜14c及び反射防止用のTiN膜14dを含む下方
配線層を覆って層間絶縁膜34を形成した後、レジスト
層をマスクとする選択エッチング処理により絶縁膜34
に接続孔34aを形成する。このとき、接続孔34aの
底は、(B)のようにTi膜14c中に位置させず、
(A)のようにTiN膜14d中に位置させる。O2 ア
ッシングによりレジスト層を除去した後、接続孔34a
を介して下方配線層につながる上方配線層を形成する。
層間接続状態がTi層14cの酸化により悪化するのを
防げる。
Description
置の製造に用いられる多層配線形成法に関し、特に層間
接続状態がTiN膜の下に敷いたTi膜の酸化により悪
化するのを防ぐことにより接続抵抗及びそのばらつきを
低減するようにしたものである。
すものが知られている(例えば、特開平5−19068
9号公報参照)。
表面を覆う絶縁膜12の上にTiN膜(バリアメタル
膜)14a、Al又はAl合金膜(配線材膜)14b、
Ti膜(窒化防止膜)14c及びTiN膜(反射防止
膜)14dを有する下方配線層14を形成した後、配線
層14を覆って層間絶縁膜16を形成する。そして、レ
ジスト層をマスクとする選択エッチング処理により絶縁
膜16に配線層14の一部に対応した接続孔16Aを形
成する。この後、O2 アッシングによりレジスト層を除
去してから、上方配線層18を形成する。配線層18
は、接続孔16Aを介して配線層14に接続される。
ると、TiN膜14dの下にTi膜14cを敷いたの
で、TiN膜14dを反応性スパッタ法で形成する際に
Al又はAl合金膜14bの表面の窒化を防止すること
ができ、配線層14,18間の接続部(層間接続部)の
接続抵抗を大幅に低減することができる。
16Aの形成状況によっては層間接続部の接続抵抗が相
当に大きくなることが判明した。また、接続抵抗が増大
するのは、接続孔16Aの形成時にTiN膜14dの一
部が除去されてTi膜14cが露呈した状態でO2 アッ
シングによりレジスト層を除去するためTi膜14cの
露呈部が酸化されることによるものと推測された。
8に示すような試料を作成した。すなわち、図7に示し
たように半導体基板10の表面を覆う絶縁膜12の上に
200nmの厚さのTi膜14cを形成した後、その上
に層間絶縁膜16として500nmの厚さのシリコンオ
キサイド膜をプラズマCVD(ケミカル・ベーパー・デ
ポジション)法により形成した。そして、レジスト層を
マスクとする選択的なドライエッチング処理により絶縁
膜16に接続孔16Aを形成した。このときのドライエ
ッチング条件は、ガス流量CHF3 /CF4 /Ar=5
/30/100sccm、高周波電力700W、ガス圧
力26.7Pa(200mTorr)、処理時間182
秒であった。この後、O2 アッシングによりレジスト層
を除去してから、接続孔16Aの底のTi膜14cをオ
ージェで深さ方向(矢印dの方向)に元素分析した。
で、21は酸素(O)、22はチタン(Ti)、23は
フッ素(F)の各分布を示し、Sは、図8に示すように
Ti膜14cの表面位置を示す。
でTi膜14cが酸化されていることがわかる。そし
て、ドライエッチング処理にはO2 が用いられていない
ので、アッシング処理中に酸化が行なわれていると考え
られる。
及びそのばらつきを低減することができる新規な多層配
線形成法を提供することにある。
順に反射防止用のTiN又はTiON膜、窒化防止用の
Ti膜及びAl又はAl合金膜を有する下方配線層を覆
って層間絶縁膜を形成する工程と、レジスト層をマスク
とする選択エッチング処理により前記層間絶縁膜に前記
下方配線層の一部に対応した接続孔を形成する工程と、
前記レジスト層を酸化性雰囲気中で除去した後、前記接
続孔を介して前記下方配線層につながる上方配線層を形
成する工程とを含む多層配線形成法において、前記接続
孔を形成する工程では、前記接続孔の底を前記TiN又
はTiON膜中に位置させることを特徴とするものであ
る。
底をTiN又はTiON膜中に位置させるようにしたの
で、Ti膜が接続孔の底に存在しない。従って、レジス
ト層を酸化性雰囲気中で除去しても、Ti膜の酸化で層
間接続状態が悪化することはない。
構造を示すもので、絶縁膜12は、図7に示したのと同
様の半導体基板の表面を覆って設けられたものである。
を介して層間絶縁膜16を形成する。そして、CMP
(化学・機械的研磨)法等により絶縁膜16の上面を平
坦化する。この後、絶縁膜16の上に、2層目の配線層
32A,32Bを形成する。
すような構造のものを用いることができる。図2は、代
表として配線層32Aの積層構造を示すもので、配線層
32Aは、下から順にTi膜14a、Al−Si−Cu
合金膜14b、Ti膜14c及びTiN膜14dを積層
した構造になっている。膜14a〜14dの厚さを例示
すると、14aは100nm、14bは350nm、1
4cは1〜15nm、14dは40〜50nmである。
TiN膜14dは、TiON膜に代えてもよい。このよ
うな配線構造は、例えば次の表1に示すような条件でス
パッタ処理を行なうことにより得られる。
パッタ処理となる。順次の膜形成は、真空を破ることな
く連続的に行なってもよく、あるいは途中で大気開放し
ても構わない。成膜速度から成膜時間を決定する。
すような積層構造を用いてもよい。図3のものが図2の
ものと異なるのは、バリアメタル膜として、TiN膜1
4aの代りに、Ti膜14a1 及びTiON膜14a2
の積層を用いたことである。この場合、膜14a1 ,1
4a2 の厚さは、それぞれ10nm、100nmとし、
膜14b〜14dの厚さは、それぞれ図2に関して前述
したものと同様にすることができる。図3の構造におい
ても、TiN膜14dをTiON膜に代えることができ
る。
16上に形成した後、該積層の上にレジストを塗布して
ホトリソグラフィ処理を施すことにより所望の配線パタ
ーンに対応したレジスト層を形成する。このときのレジ
ストパターニングは、積層の最上層に反射防止用のTi
N(又はTiON)膜14dを設けてあるため、微細加
工が可能である。そして、レジスト層をマスクとして積
層を選択的にエッチングすることにより配線層32A,
32Bを得る。この後、レジスト層を除去する。
2Bを覆ってプラズマCVD法によりシリコンオキサイ
ドからなる層間絶縁膜34を形成する。そして、CMP
法等により絶縁膜34の上面を平坦化した後、レジスト
層をマスクとする選択的なドライエッチング処理により
配線層32A,32Bの各々の一部に対応した一定深さ
の接続孔34a,34bを絶縁膜34に形成する。この
ときのドライエッチング処理は、次の[I],[II]に
示すような2通りの条件で別々に行なった。
0/3.5/88sccm、高周波電力500W、ガス
圧力260Pa(1950mTorr) [II]ガス流量CHF3 /CF4 /Ar=5/30/1
00sccm、高周波電力700W、ガス圧力26.7
Pa(200mTorr) なお、TiN膜14dと絶縁膜34の選択比は、約15
であった。
たレジスト層をO2 アッシングにより除去する。アッシ
ング条件は、ガス流量O2 /N2 O=6/0.5sl
m、ガス圧力4Torr、処理時間120秒とした。
形成する。一例として、スパッタクリーニング処理(A
rガス圧2.5mTorr、高周波電力500W、処理
時間60秒)を行なった後、7nmの厚さのTi膜及び
1000nmの厚さのAl−Si−Cu合金膜を順次に
スパッタ処理により堆積し、その堆積層を所望の配線パ
ターンに従ってパターニングすることにより配線層36
A,36Bを得た。配線層36A,36Bは、それぞれ
接続孔34a,34bを介して配線層32A,32Bに
接続される。
程において、接続孔34aは、図4(B)に示すように
底がTi膜14c中に位置するようには形成せず、図4
(A)に示すように底がTiN膜14d中に位置するよ
うに形成する。この場合、絶縁膜16,34の上面がほ
ぼ完全に平坦化されており、配線層32A,32Bの厚
さがほぼ等しいので、接続孔34bも接続孔34aとほ
ぼ等しい深さで図4(A)に示すように形成される。こ
のように平坦化処理後に接続孔34a,34bを形成す
ると、各接続孔の底をTiN(又はTiON)膜14d
中に位置させるのが容易となる。なお、Ti膜14cの
厚さは、成膜可能下限値でも窒化防止効果が得られる。
ぞれ得るためのエッチング時間184秒、210秒に対
応してビアチェーン抵抗の測定結果を示すものである。
ビアチェーン抵抗の測定には、図6の試料が用いられ
た。
抗)は、極めて低いので、単一の層間接続部のビア抵抗
を測定するのではなく、図6に示すように多数の層間接
続部を直列接続した状態でビアチェーン抵抗として測定
するのが普通である。図6の試料では、下方の配線層W
1 及び上方の配線層W2 に関する層間接続部C1 ,C2
…Cn が直列接続された形で半導体基板の上面に配置さ
れ、層間接続部C1 及びCn にそれぞれ接続した端子T
1 及びT2 の間の電気抵抗を測定するようになってい
る。
000個にすると共にTi膜14cの厚さを15nmと
し、前述したエッチング条件[I]で接続孔を形成した
場合のものであるが、エッチング条件を前述した[II]
のものに代えても図5と同様の測定結果が得られた。
間接続部に比べて図4(A)の層間接続部の方がビアチ
ェーン抵抗(接続抵抗)及びそのばらつきが大幅に低減
されているのがわかる。
接続状態が窒化防止用のTi膜の酸化で悪化するのを防
ぐようにしたので、層間接続部の接続抵抗を低減すると
共に接続抵抗のばらつきを低減することができ、配線形
成歩留りが向上する効果が得られるものである。
す断面図である。
る。
ェーン抵抗との関係を示すグラフである。
を示す上面図である。
である。
2,16,34:絶縁膜。
Claims (1)
- 【請求項1】最も上から順に反射防止用のTiN又はT
iON膜、窒化防止用のTi膜及びAl又はAl合金膜
を有する下方配線層を覆って層間絶縁膜を形成する工程
と、 レジスト層をマスクとする選択エッチング処理により前
記層間絶縁膜に前記下方配線層の一部に対応した接続孔
を形成する工程と、 前記レジスト層を酸化性雰囲気中で除去した後、前記接
続孔を介して前記下方配線層につながる上方配線層を形
成する工程とを含む多層配線形成法であって、 前記接続孔を形成する工程では、前記接続孔の底を前記
TiN又はTiON膜中に位置させることを特徴とする
多層配線形成法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27604694A JP3793995B2 (ja) | 1994-10-14 | 1994-10-14 | 多層配線形成法 |
Applications Claiming Priority (1)
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Publication Number | Publication Date |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19990027836A (ko) * | 1997-09-30 | 1999-04-15 | 윤종용 | 반도체 장치의 비아홀 형성방법 |
KR100373708B1 (ko) * | 2000-07-24 | 2003-02-25 | 아남반도체 주식회사 | 반도체 소자의 금속 배선층 형성 방법 |
KR100387761B1 (ko) * | 2000-12-12 | 2003-06-18 | 동부전자 주식회사 | 반도체 소자의 금속 배선 형성 방법 |
KR100452421B1 (ko) * | 2001-12-27 | 2004-10-12 | 동부전자 주식회사 | 반도체 소자의 금속 배선 공정중 이물 제거 방법 |
-
1994
- 1994-10-14 JP JP27604694A patent/JP3793995B2/ja not_active Expired - Fee Related
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