JPH0897209A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPH0897209A
JPH0897209A JP6227582A JP22758294A JPH0897209A JP H0897209 A JPH0897209 A JP H0897209A JP 6227582 A JP6227582 A JP 6227582A JP 22758294 A JP22758294 A JP 22758294A JP H0897209 A JPH0897209 A JP H0897209A
Authority
JP
Japan
Prior art keywords
film
semiconductor device
tin
laminated
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP6227582A
Other languages
English (en)
Other versions
JP3586899B2 (ja
Inventor
Hirobumi Sumi
博文 角
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP22758294A priority Critical patent/JP3586899B2/ja
Priority to US08/531,787 priority patent/US5763948A/en
Publication of JPH0897209A publication Critical patent/JPH0897209A/ja
Priority to US09/027,149 priority patent/US6140229A/en
Application granted granted Critical
Publication of JP3586899B2 publication Critical patent/JP3586899B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/915Active solid-state devices, e.g. transistors, solid-state diodes with titanium nitride portion or region

Abstract

(57)【要約】 【目的】 配線層の下地膜などとして用いられるバリア
膜などとして用いて好適な膜の構造および製造方法を提
供すること。 【構成】 窒素を含む化合物膜を少なくとも有する半導
体装置であって、窒素を含む化合物膜(たとえばTiN
膜)が、不活性ガス(Ar)に対する窒素(N 2 )のガ
ス流量比が、0.125以上1.0以下の条件で成膜さ
れる。このTiN膜は、配線層と半導体とのコンタクト
部の下地膜の一部、あるいは下層配線層と上層配線層と
がコンタクト部を通じて接続される半導体装置におい
て、下層配線層の上に積層される積層膜の一部として用
いられる。TiN膜の上には、TiON膜などが成膜さ
れ、反射防止膜としても機能する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に係り、さらに詳しくは、配線層と半導体との
コンタクト部、または配線層と配線層とのコンタクト部
に、たとえばバリア膜として用いられる窒素を含む化合
物膜(たとえばTiN膜)に関する。
【0002】
【従来の技術】素子の微細化に伴い、配線信頼性は厳し
さを増している。特に、トランジスタのシャロージャン
クション化に対して、電気的オーミックコンタクトを得
る為に成膜する金属と下地シリコンSiとを界面反応さ
せることでなじませ、良好な電気的接続が得られる。し
かし、反応を進行させ過ぎると、金属がシャロージャン
クションを突き抜け接合リークを悪化させる。反面、反
応が不十分であるとオーミック接合が得られず不安定な
電気特性となる問題を有する。
【0003】ここで、従来のMOSLSIプロセス例を
図8に示す。 (a)図8(A)に示すように、半導体基板2の表面
に、素子分離領域(LOCOS)4、ゲート絶縁膜6、
ゲート電極8、ソース・ドレイン領域10を形成するこ
とでMOSトランジスタを形成する。
【0004】(b)次に、同図(B)に示すように、M
OSトランジスタの上に、層間絶縁膜12を形成し、こ
れにコンタクトホール14を形成する。 (c)次に、同図(C)に示すように、コンタクトホー
ル14内に、ブランケットタングステン16等で埋め込
み、さらに、その上にAl−Si等のAl系合金17を
成膜し、パターニングすることで配線領域を形成させ
る。
【0005】
【発明が解決しようとする課題】上記(a)〜(c)の
プロセス例により素子を形成させるが、配線とシリコン
基板(Si)との接続は、窒化シリコンおよびチタンの
積層構造(TiN/Ti)を用いて行っている。しかし
ながら、Tiの反応が不十分だと、良好なオーミック接
合が得られず、問題を有する。
【0006】また、配線金属と下地Siとの反応防止を
抑止する方法として、TiN膜が用いられている。Ti
N膜をバリア性よく形成させることで、コンタクト特性
を安定化できる。しかし、TiN膜の形成方法のパラメ
ータに対して、膜質的にどのように変化するかが管理で
きていないため、最もベストな膜質の状態でデバイスを
作製できていないのが、現在の状況である。
【0007】また、最近では、コリメートスパッタによ
るTiN膜の成膜技術が開発されている。コリメートス
パッタは、スパッタ装置のターゲットとウェーハとの間
にコリメータを配置し、それに斜め方向のスパッタ粒子
を付着させることで、垂直方向やそれに近い粒子のみを
取り出し、コンタクトホールのボトムカバレッジ率を向
上させる技術である。
【0008】このコリメートスパッタでは、一般に、ア
ルゴンガスに対する窒素ガスの流量比が1.5以上に高
いものであった。このコリメートスパッタに関しても、
TiN膜の形成方法のパラメータに対して、膜質的にど
のように変化するかが管理できていないため、最もベス
トな膜質の状態でデバイスを作製できていないのが、現
在の状況である。
【0009】本発明は、このような実情に鑑みてなさ
れ、配線層の下地膜などとして用いられるバリア膜など
として用いて好適な膜の構造および製造方法を提供する
ことを目的とする。
【0010】
【課題を解決するための手段および作用】本発明は、T
iとTiNの配向性制御を行うことで、下地Siとの反
応性制御、およびTiN上の配線金属の配向性制御(配
線金属の配向性制御を行うことで配線信頼性であるエレ
クトロマイグレーションは向上できる。)、を可能とす
る製造方法および、それを用いた接続構造を示す。
【0011】TiSi2 化反応には、形成するTiの結
晶配向に強く依存することがわかっている。形成するT
iが(002)配向の場合は、下地Siとの反応性が強
くなることが実験より確かめられている。そこで、本発
明では、コンタクト構造を、反応性の強いTi(00
2)をSiと接続させる様に形成させた構造にすること
で、Ti(002)配向の膜厚パラメータを制御させ、
形成するシリサイドの膜厚も制御できる。
【0012】Ti(002)配向制御法として、スパッ
タパワーの変化、バイアススパッタ等の適用がある。こ
れらのパワーをスパッタ中に連続的に変化させることで
各種コンタクト構造を得る製造方法である。図4は、配
向しやすいTi、TiNの一覧を示す。
【0013】また、Tiの配向性制御法として、スパッ
タガス中の窒素ガス流量を制御することで、形成するT
iNの膜質を制御できることが判明した。本発明者は、
アルゴンガス流量に対し窒素ガス流量を変化させて、T
iNの抵抗率および密度を調べた結果、図1に示すごと
く、窒素流量の変化と共に、TiN膜の抵抗率および密
度が変化することを見い出した。また、図2は、同様に
して、成膜速度の窒素ガス流量依存性を調べた結果を示
した図である。これらの状態より、窒素流量20scc
m以下(N2 /Ar≦0.5)をメタリックモード、3
0sccm以上(N2 /Ar≧0.75)をナイトライ
ドモードと呼ぶ。メタリックモードの場合は、抵抗率が
低く、膜密度が高いのみならず、図3に示す様に、XR
D(X線回析)結果より、TiN(111)配向の半値
幅が狭いことより、結晶がTiN(111)に強く配向
していることがわかる。また、組成もTiとNがストイ
キォメトリーにより近い状態である事も確認した(Ti
とNの比が1.0に近い状態が化学量論的にTiNであ
るといえる)。
【0014】本発明に係る半導体装置の好ましい態様を
以下に示す。本発明に係る半導体装置は、窒素を含む化
合物膜を少なくとも有する半導体装置であって、前記窒
素を含む化合物膜が、不活性ガスに対する窒素のガス流
量比が、0.125以上1.0以下の条件で成膜され
る。
【0015】前記窒素を含む化合物膜が、反応性スパッ
タあるいはCVDで成膜されることが好ましい。前記窒
素を含む化合物膜が、TiN、WN、MoN、ZrN、
HfN、BN、CN、またはこれらの酸化物のうちのい
ずれかであることが好ましく、さらに好ましくはTiN
である。
【0016】前記不活性ガスがアルゴンガスであること
が好ましい。半導体装置の配線層と半導体とがコンタク
ト部を通して電気的に接続される半導体装置であって、
前記配線層と半導体との間に配置される下地膜が、前記
窒素を含む化合物膜を少なくとも含むことが好ましい。
【0017】前記窒素を含む化合物膜が、前記コンタク
ト部でのバリア膜として機能することが好ましい。前記
下地膜が、半導体に接するTi膜と、このTi膜の上に
積層されるTiN膜とを有することが好ましい。
【0018】前記下地膜は、半導体に接するTi膜と、
このTi膜の上に積層される第1のTiN膜と、この第
1のTiN膜の上に積層され、第1のTiN膜と特性が
相違する第2のTiN膜とで構成することもできる。前
記Ti膜の結晶方位が(002)であり、前記第1のT
iN膜の結晶方位が(111)であることが好ましい。
【0019】前記下地膜は、半導体に接する結晶配向が
(002)のTi膜と、このTi膜の上に積層される結
晶配向が(111)のTiN膜とで構成してもよい。前
記下地膜は、半導体に接する結晶配向が(002)のT
i膜と、このTi膜の上に積層される結晶配向が(11
1)のTiN膜と、このTiN膜の上に積層されるTi
ON膜とで構成することもできる。
【0020】半導体装置の下層配線層と上層配線層とが
コンタクト部を通して電気的に接続され る半導体装置
であって、前記下層配線層の上には、積層膜が積層して
あり、該積層膜が、前記窒素を含む化合物膜を少なくと
も含むことが好ましい。前記積層膜のうち、最上層に位
置する膜が、前記下層配線をフォトリソグラフィー加工
する際の反射防止膜として機能することが好ましい。
【0021】前記積層膜が、下層配線層に接するTiN
膜と、該TiN膜の上に積層されるTiON膜とを有す
ることが好ましい。前記TiN膜の結晶方位が(11
1)であることが好ましい。前記積層膜は、下層配線層
に接するTi膜と、該Ti膜の上に積層されるTiN膜
と、該TiN膜の上に積層されるTiON膜とで構成す
ることもできる。
【0022】前記Ti膜の結晶方位が(002)であ
り、前記TiN膜の結晶方位が(111)であることが
好ましい。前記積層膜は、下層配線層に接するTi膜
と、該Ti膜の上に積層される第1のTiN膜と、該第
1のTiN膜の上に積層され、該第1のTiN膜と特性
が相違するTiN膜とで構成することもできる。
【0023】前記第1のTiN膜と第2のTiN膜とを
反応性スパッタにより連続的に成膜する際に、不活性ガ
スに対する窒素ガスの流量比を変化させることが好まし
い。前記第1のTiN膜を成膜する際の不活性ガスに対
する窒素ガスの流量比を0.7以下、好ましくは0.5
以下とし、前記第2のTiN膜を成膜する際の不活性ガ
スに対する窒素ガスの流量比を0.75以上、好ましく
は1.0以上とすることが好ましい。
【0024】前記TiON膜は、前記TiN膜を、反応
性スパッタにより、不活性ガスに対する窒素ガスの流量
比が1.0以下0.125以上で成膜した後、不活性ガ
スに対する窒素ガスの流量比を大きくなる方に変化さ
せ、粗なTiN膜を成膜し、この粗なTiN膜を、大気
中、または酸素分圧が0.1Pa以上の低真空雰囲気中
に曝すことで、粗なTiN膜をTiON膜に変化させる
ことで形成することができる。
【0025】前記TiON膜は、窒素ガスと酸素ガスと
不活性ガスとを用いた反応性スパッタにより成膜するこ
ともできる。
【0026】
【実施例】以下、本発明を実施例に基づき説明する。実施例1 本実施例は、ガス流量を制御する方法である。まず、T
iターゲットを有するマグネトロンスパッタ装置を用
い、Arを流し、Ti(002)配向の膜を形成させ
る。その後窒素を導入させ、TiN膜を形成させる。そ
の際、Ar/N2 =40/20sccmの比率の流量比
に設定する。これで、TiN(111)配向した、高密
度でストイキォメトリーなTiN膜を形成できる。
【0027】以下、図面に基づき、本発明をMOSデバ
イスプロセスに適用した実施例を詳細に説明する。 (a)図5(A)に示すように、半導体基板22の表面
に、素子分離領域(LOCOS)24、ゲート絶縁膜2
6、ゲート電極28、ソース・ドレイン領域30を形成
することでMOSトランジスタを形成する。
【0028】(b)次に、同図(B)に示すように、た
とえばSiO2 で構成される層間絶縁膜32の成膜を行
う。 層間絶縁膜32のCVD成膜条件の一例を次に示す。
【0029】
【表1】ガスTEOS=50sccm 温度720℃ 圧力40Pa 膜厚600nm 層間絶縁膜32を成膜した後、レジストパターニングを
行い、コンタクトホール34を形成する。
【0030】コンタクトホール34を形成するためのエ
ッチング条件の一例を次に示す。
【0031】
【表2】ガスC48 =50sccm RFパワー1200W 圧力2Pa (c)次に、同図(C)に示すように、配線材料を形成
する。
【0032】コンタクトホール34内の埋め込みはブラ
ンケットタングステン(W)36で行う。まず、W密着
層(W下地膜)であるTiN/Tiを形成する。Ti膜
38のスパッタ成膜条件の一例を以下に示す。
【0033】
【表3】パワー8kW 成膜温度150℃ Ar100sccm 膜厚10nm 圧力0.47Pa この成膜条件で、図4に示すTi(002)配向結晶を
形成することができる。
【0034】Ti膜38の上に形成されるTiN膜40
のスパッタ成膜条件の一例を次に示す。
【0035】
【表4】パワー5kW ガスAr/N2 =40/20sccm 圧力0.47Pa 膜厚70nm このような条件(Arに対するN2 の流量比が約0.
5)で成膜されたTiN膜40は、図4に示すような配
向結晶(111)であり、図1に示すように、高密度で
低抵抗である。
【0036】TiN膜40の上に形成されるWのCVD
形成条件の一例を次に示す。
【0037】
【表5】ガスAr/N2 /H2 /WF6 =2200/3
00/500/75sccm 温度450℃ 圧力10640Pa 膜厚400nm 次に、Wをエッチバックし、ブラケットW36を形成す
る。Wのエッチバック条件の一例を次に示す。
【0038】
【表6】ガスSF6 =50sccm RFパワー150W 圧力1.33Pa (d)次に、同図(D)に示すように、Al/Tiの配
線を形成する。
【0039】まず、Ti膜42を成膜する。Ti膜42
のスパッタ成膜条件の一例を次に示す。
【0040】
【表7】パワー4kW 成膜温度150℃ Ar=100sccm 膜厚30nm 圧力0.47Pa 次に、Ti膜42の上に、Al膜37を成膜する。Al
膜37のスパッタ成膜条件の一例を次に示す。
【0041】
【表8】パワー22.5kW 成膜温度150℃ Ar=50sccm 膜厚0.5μm 圧力0.47Pa その後、レジストパターニングおよびドライエッチで、
Al/Ti配線層を形成させる。そのエッチング条件の
一例を次に示す。
【0042】
【表9】ガスBCl3 /Cl2 =60/90sccm マイクロ波パワー100W RFパワー50W 圧力0.016Pa実施例2 本実施例2では、実施例1のTi膜38およびTiN膜
40を、コリメーションスパッタを用いて成膜した以外
は、実施例1と同様である。
【0043】実施例1と相違する部分のみについて説明
する。 (c)TiN/Tiを形成する。この場合、コリメーシ
ョンを装着したマグネトロンスパッタ装置で形成させ
る。まず、Ti膜38の成膜する。Ti膜38の成膜条
件の一例を次に示す。
【0044】
【表10】パワー:8kW 成膜温度400℃ Ar100sccm 膜厚20nm 圧力0.47Pa Ti膜38の上に成膜されるTiN膜40の成膜条件の
一例を次に示す。
【0045】
【表11】パワー5kW ガスAr/N2 =40/20sccm 圧力0.47Pa 膜厚100nm このような条件でコリメーションスパッタ法を行うこと
により、図4に示すTiN(111)配向のTiN膜4
0を形成する。このTiN膜40は、図1に示すよう
に、高密度で低抵抗である。実施例3 本実施例3は、前記実施例1において、図5(C)に示
す工程のみを図6に示す工程に変えた実施例であり、そ
の他の工程は前記実施例1と同様である。
【0046】本実施例3の概略について説明すると、T
iN形成において、予めAr/N2=40/20scc
mで、高密度TiN(111)結晶を形成させる。その
後、連続的にAr/N2 =40/70sccmに変化さ
せ、粗なTiN膜を形成させ、その部分に酸素をスタッ
クさせ、表面部のみTiONとし、バリアメタルを2層
構造にする。
【0047】以下に、本実施例についてさらに詳細に説
明する。 (c)TiN/Tiを形成する。まず、図6に示すよう
に、Ti膜44を成膜する。Ti膜のスパッタ成膜条件
の一例を次に示す。
【0048】
【表12】パワー2kW 成膜温度150℃ Ar100sccm 膜厚20nm 圧力0.47Pa Ti膜44の上にTiN膜46を成膜する。TiN膜4
6のスパッタ成膜条件の一例を次に示す。
【0049】
【表13】パワー5kW ガスAr/N2 =40/20sccm 圧力0.47Pa 膜厚40nm さらに、連続的にAr/N2 ガス流量比を変化させて、
TiNを形成する。その成膜条件の一例を次に示す。
【0050】
【表14】パワー5kW ガスAr/N2 =40/70sccm 圧力0.47Pa 膜厚10nm この成膜条件で形成されるTiN膜は、ガスAr/N2
=40/70sccmなので、図1に示すように、ガス
Ar/N2 =40/20sccmで成膜されるTiN膜
に比較し、低密度である。
【0051】この状態で、半導体基板22を、装置のス
パッタチャンバーから大気中へ出すことで、粗なTiN
表面に酸素がスタックし、TiON膜48が形成され
る。本実施例では、2重構造のバリアメタルとなり、バ
リア性は向上する。実施例4 本実施例4は、配線層をリソグラフィー加工する際のハ
レーションを防止するための反射防止膜に用いた例であ
る。
【0052】配線層上に、予めAr/N2 =40/20
sccmで、高密度TiN(111)結晶を形成させ
る。その後、連続的にAr/N2 =40/70sccm
に変化させ、粗なTiN膜を形成させ、その部分に酸素
をスタックさせ、表面部のみTiONとした構造とす
る。粗なTiN膜は、装置内を搬送するだけで、TiO
Nに変化する。その上に、層間絶縁膜を成膜し、この層
間絶縁膜にコンタクトホールを形成し、コンタクトホー
ル内にAl、W等のプラグを形成させた場合、TiON
の下に強固なTiNが形成しているので、熱処理に伴う
下層配線からプラグを通して上層配線へのAl等の流入
のやりとりを防止できる。
【0053】また、反射防止膜として、TiNより反射
防止効果が高いTiONを用いていることより、配線の
加工精度も向上する利点を有する。本発明の方法をMO
Sトランジスタに関して具体的に適用した例を以下に示
す。 (a)まず、図7(A)に示すように、下地基板
49上に、Al/Tiの配線を形成させる。下地基板4
9は、たとえば下層の層間絶縁膜である。
【0054】下地基板49の上に成膜されるTi膜50
の成膜条件の一例を以下に示す。
【0055】
【表15】パワー4kW 成膜温度150℃ Ar=100sccm 膜厚30nm 圧力0.47Pa このTi膜50の上に成膜されるAl膜52のスパッタ
成膜条件の一例を次に示す。
【0056】
【表16】パワー22.5kW 成膜温度150℃ Ar=50sccm 膜厚0.5μm 圧力0.47Pa 次に、Al膜52の上に、上層配線のバリアメタルとな
り、かつリソグラフィーの反射防止膜となるTiN膜5
4を成膜する。TiN膜54のスパッタ成膜条件の一例
を次に示す。
【0057】
【表17】パワー5kW ガスAr/N2 =40/20sccm 圧力0.47Pa 膜厚20nm さらに連続的にAr/N2 ガス流量比を変化させて、T
iN膜54の上に、TiN膜を反応性スパッタにより成
膜する。その成膜条件の一例を次に示す。
【0058】
【表18】パワー5kW ガスAr/N2 =40/70sccm 圧力0.47Pa 膜厚10nm この状態で、TiN膜を大気にさらすことで、粗なTi
N表面は酸素がスタックされ、TiON膜56となる。
その後、レジストパターニングおよびドライエッチを行
い、Al/Ti配線層を形成させる。そのエッチング条
件の一例を次に示す。
【0059】
【表19】ガスBCl3 /Cl2 =60/90sccm マイクロ波パワー1000W RFパワー50W 圧力0.016Pa この時、配線上に、TiON膜56が形成してあるの
で、露光時、ハレーションの発生は抑えられ、安定して
パターニングが可能となる。図9は、TiON膜による
反射防止効果を示す。TiON膜によれば、特定の露光
波長の光に対し、反射率を極小にすることが可能であ
り、露光時のハレーション発生を防止することができ
る。なお、図9では、TiON膜の膜厚を300オング
ストロームとしたが、膜厚を増加させるに伴い、図9の
カーブを左側へ移動させることができる。
【0060】(b)次に、同図(B−1)に示すよう
に、上層側の層間絶縁膜58を成膜する。層間絶縁膜5
8のCVD成膜条件の一例を次に示す。
【0061】
【表20】ガスTEOS=50sccm 温度720℃ 圧力40Pa 膜厚600nm 次に、レジストパターニングを行い、層間絶縁膜58に
コンタクトホール60を形成する。そのコンタクトホー
ルを形成するためのドライエッチング条件を次に示す。
【0062】
【表21】ガスC48 =50sccm RFパワー1200W 圧力2Pa この場合、同図(B−2)に示すように、反射防止膜で
あるTiON膜56をエッチングすることなく残すよう
にコンタクトホール60を形成しても良いし、あるいは
同図(B−1)に示すように、反射防止膜であるTiO
N膜56までエッチさせ、TiN膜54の表面が露出す
るように、コンタクトホール60を形成しても良い。
【0063】但し、電気的導通性を考慮すると後者の方
(同図(B−1))が好ましく、製造歩留まりが向上す
る。 (c)さらに、同図(C)に示すように、Al/Ti配
線層を形成する。成膜条件は、上記と殆ど同様であるの
で省略する。次に、レジストパターニングおよびドライ
エッチで配線領域を形成する。この条件も上記と同様な
ので省略する。
【0064】この構造は、下層配線上部にバリアメタル
であるTiN膜が存在していることより、プロセス中の
その後の熱処理で、ビアコンタクト(Via con)
接続部における、反応に伴うAlの移動はTiNが下層
配線と上層配線との反応を抑止するため、発生しなくな
る。このため、配線ボイドは抑制され、配線の信頼性が
向上した素子が得られる。
【0065】実施例5 本実施例5では、実施例4のTiON膜56と成る、さ
らに粗なTiN膜を形成する際に、酸素ガスも導入さ
せ、連続してTiONを形成させる以外は、前記実施例
4と同様である。
【0066】本発明は上記実施例に限定されるものでな
く、本発明の目的が達成できる限りに於て、他の方法を
用いても構わない。また、成膜法は、スパッタ以外のC
VDを用いた場合でも適用できる。また、上記実施例で
は、MOSデバイスの製造方法に適用したが、本発明
は、これに限定されず、MOSデバイス以外の他のデバ
イス(バイポーラトランジスタ、CCD等)にも適用で
きる。また、Cu、Ag等のAl以外の配線材料にも適
用できる。
【0067】
【発明の効果】TiとSiが反応しやすいTi(00
2)結晶をコンタクト部に形成しているので、安定した
オーミック接合が得られる。TiN構造が、膜質的に優
れた、TiN膜を形成しているので、バリア性は増し、
素子信頼性は向上する。
【0068】TiON/TiN構造で、さらにバリア性
は向上する。TiONをTiN上に形成しているので、
TiNより反射防止効果の高いTiON膜を用いること
により、フォトリソグラフィー加工時の定在波効果を削
減することができ、安定した配線加工が可能となる。
【0069】反射防止膜構造をTiON/TiN構造で
形成しているので、ビア(Via)コンタクトのボイド
が発生しなくなり、ビアコンタクトにおけるエレクトロ
マイグレーション(EM)耐性が向上する。TiN/T
iNもしくはTiON/TiN構造は、基本的に、従来
のTiN単層の形成方法と殆ど変化しないので、製造
時、プロセスが大幅変更がなく、設備投資額も抑制でき
る。
【図面の簡単な説明】
【図1】図1はN2 流量に対するTiN膜の密度および
抵抗率の変化を示すグラフである。
【図2】図2はTiN膜成膜速度のN2 流量依存性を示
すグラフである。
【図3】図3はTiN(111)結晶のX線回折結果の
半値幅のN2 流量依存性を示すグラフである。
【図4】図4はAl(111)の成膜を向上(IMPROVE
D)させるTiまたはTiNの結晶配向と、減少(REDUC
ED)させるTiまたはTiNの結晶配向とを示すグラフ
である。
【図5】図5(A)〜(D)は本発明の実施例1に係る
半導体装置の製造過程を示す要部断面図である。
【図6】図6は本発明の実施例3に係る半導体装置の一
製造過程を示す要部断面図である。
【図7】図7(A)、(B−1)、(B−2)、(C)
は本発明の実施例4に係る半導体装置の製造過程を示す
要部断面図である。
【図8】図8(A)〜(C)は従来例に係る半導体装置
の製造過程を示す要部断面図である。
【図9】図9はTiON膜の反射防止効果を示すグラフ
である。
【符号の説明】
22… 半導体基板 24… LOCOS 26… ゲート絶縁膜 28… ゲート電極 30… ソース・ドレイン領域 32,58… 層間絶縁膜 34,60… コンタクトホール 36… ブラケットタングステン 37,52… Al膜 38,42,44,50… Ti膜 40,46,54… TiN膜 48,56… TiON膜

Claims (41)

    【特許請求の範囲】
  1. 【請求項1】 窒素を含む化合物膜を少なくとも有する
    半導体装置であって、 前記窒素を含む化合物膜が、不活性ガスに対する窒素の
    ガス流量比が、0.125以上1.0以下の条件で成膜
    される半導体装置。
  2. 【請求項2】 前記窒素を含む化合物膜が、反応性スパ
    ッタあるいはCVDで成膜される請求項1に記載の半導
    体装置。
  3. 【請求項3】 前記窒素を含む化合物膜が、TiN、W
    N、MoN、ZrN、HfN、BN、CN、またはこれ
    らの酸化物のうちのいずれかである請求項1または2に
    記載の半導体装置。
  4. 【請求項4】 前記不活性ガスがアルゴンガスである請
    求項1〜3のいずれかに記載の半導体装置。
  5. 【請求項5】 半導体装置の配線層と半導体とがコンタ
    クト部を通して電気的に接続される半導体装置であっ
    て、前記配線層と半導体との間に配置される下地膜が、
    前記窒素を含む化合物膜を少なくとも含む請求項1〜4
    のいずれかに記載の半導体装置。
  6. 【請求項6】 前記窒素を含む化合物膜が、前記コンタ
    クト部でのバリア膜として機能する請求項5に記載の半
    導体装置。
  7. 【請求項7】 前記下地膜が、半導体に接するTi膜
    と、このTi膜の上に積層されるTiN膜とを有する請
    求項5または6に記載の半導体装置。
  8. 【請求項8】 前記下地膜が、半導体に接するTi膜
    と、このTi膜の上に積層される第1のTiN膜と、こ
    の第1のTiN膜の上に積層され、第1のTiN膜と特
    性が相違する第2のTiN膜とを有する請求項5または
    6に記載の半導体装置。
  9. 【請求項9】 前記Ti膜の結晶方位が(002)であ
    り、前記第1のTiN膜の結晶方位が(111)である
    請求項8に記載の半導体装置。
  10. 【請求項10】 前記下地膜が、半導体に接する結晶配
    向が(002)のTi膜と、このTi膜の上に積層され
    る結晶配向が(111)のTiN膜とを有する請求項5
    または6に記載の半導体装置。
  11. 【請求項11】 前記下地膜が、半導体に接する結晶配
    向が(002)のTi膜と、このTi膜の上に積層され
    る結晶配向が(111)のTiN膜と、このTiN膜の
    上に積層されるTiON膜とを有する請求項5または6
    に記載の半導体装置。
  12. 【請求項12】 半導体装置の下層配線層と上層配線層
    とがコンタクト部を通して電気的に接続される半導体装
    置であって、前記下層配線層の上には、積層膜が積層し
    てあり、該積層膜が、前記窒素を含む化合物膜を少なく
    とも含む請求項1〜4のいずれかに記載の半導体装置。
  13. 【請求項13】 前記積層膜のうち、最上層に位置する
    膜が、前記下層配線層をフォトリソグラフィー加工する
    際の反射防止膜として機能する請求項12に記載の半導
    体装置。
  14. 【請求項14】 前記積層膜が、下層配線層に接するT
    iN膜と、該TiN膜の上に積層されるTiON膜とを
    有する請求項12または13に記載の半導体装置。
  15. 【請求項15】 前記TiN膜の結晶方位が(111)
    である請求項14に記載の半導体装置。
  16. 【請求項16】 前記積層膜が、下層配線層に接するT
    i膜と、該Ti膜の上に積層されるTiN膜と、該Ti
    N膜の上に積層されるTiON膜とを有する請求項12
    または13に記載の半導体装置。
  17. 【請求項17】 前記Ti膜の結晶方位が(002)で
    あり、前記TiN膜の結晶方位が(111)である請求
    項16に記載の半導体装置。
  18. 【請求項18】 前記積層膜が、下層配線層に接するT
    i膜と、該Ti膜の上に積層される第1のTiN膜と、
    該第1のTiN膜の上に積層され、該第1のTiN膜と
    特性が相違する第2のTiN膜とを有する請求項12ま
    たは13に記載の半導体装置。
  19. 【請求項19】 窒素を含む化合物膜を少なくとも有す
    る半導体装置を製造する方法であって、 前記窒素を含む化合物膜を、不活性ガスに対する窒素の
    ガス流量比が、0.125以上1.0以下の条件で成膜
    する半導体装置の製造方法。
  20. 【請求項20】 前記窒素を含む化合物膜の成膜を、反
    応性スパッタあるいはCVDで行う請求項19に記載の
    半導体装置の製造方法。
  21. 【請求項21】 前記窒素を含む化合物膜が、TiN、
    WN、MoN、ZrN、HfN、BN、CN、またはこ
    れらの酸化物のうちのいずれかである請求項19または
    20に記載の半導体装置の製造方法。
  22. 【請求項22】 前記不活性ガスがアルゴンガスである
    請求項19〜21のいずれかに記載の半導体装置の製造
    方法。
  23. 【請求項23】 半導体装置の配線層と半導体とをコン
    タクト部を通して電気的に接続する半導体装置の製造方
    法であって、前記配線層と半導体との間に配置される下
    地膜として、前記窒素を含む化合物膜を少なくとも成膜
    する請求項19〜22のいずれかに記載の半導体装置の
    製造方法。
  24. 【請求項24】 前記窒素を含む化合物膜が、前記コン
    タクト部でのバリア膜として機能する請求項23に記載
    の半導体装置の製造方法。
  25. 【請求項25】 前記下地膜として、半導体に接するT
    i膜と、このTi膜の上に積層されるTiN膜とを成膜
    する請求項23または24に記載の半導体装置の製造方
    法。
  26. 【請求項26】 前記下地膜として、半導体に接するT
    i膜と、このTi膜の上に積層される第1のTiN膜
    と、この第1のTiN膜の上に積層され、第1のTiN
    膜と特性が相違する第2のTiN膜とを成膜する請求項
    23または24に記載の半導体装置の製造方法。
  27. 【請求項27】 前記第1のTiN膜と第2のTiN膜
    とを反応性スパッタにより連続的に成膜する際に、不活
    性ガスに対する窒素ガスの流量比を変化させる請求項2
    6に記載の半導体装置の製造方法。
  28. 【請求項28】 前記第1のTiN膜を成膜する際の不
    活性ガスに対する窒素ガスの流量比を0.7以下とし、
    前記第2のTiN膜を成膜する際の不活性ガスに対する
    窒素ガスの流量比を0.75以上とする請求項27に記
    載の半導体装置の製造方法。
  29. 【請求項29】 前記下地膜として、半導体に接するT
    i膜と、このTi膜の上に積層されるTiON膜とを成
    膜する請求項23または24に記載の半導体装置の製造
    方法。
  30. 【請求項30】 前記TiON膜は、前記TiN膜を、
    反応性スパッタにより、不活性ガスに対する窒素ガスの
    流量比が1.0以下0.125以上で成膜した後、不活
    性ガスに対する窒素ガスの流量比を大きくなる方に変化
    させ、粗なTiN膜を成膜し、この粗なTiN膜を、大
    気中、または酸素分圧が0.1Pa以上の低真空雰囲気
    中に曝すことで、粗なTiN膜をTiON膜に変化させ
    ることで形成される請求項29に記載の半導体装置の製
    造方法。
  31. 【請求項31】 前記TiON膜は、窒素ガスと酸素ガ
    スと不活性ガスとを用いた反応性スパッタにより成膜さ
    れる請求項29に記載の半導体装置の製造方法。
  32. 【請求項32】 半導体装置の下層配線層と上層配線層
    とがコンタクト部を通して電気的に接続される半導体装
    置の製造方法であって、前記下層配線層の上には、積層
    膜を積層し、該積層膜が、前記窒素を含む化合物膜を少
    なくとも含む請求項19〜22のいずれかに記載の半導
    体装置の製造方法。
  33. 【請求項33】 前記積層膜のうち、最上層に位置する
    膜が、前記下層配線をフォトリソグラフィー加工する際
    の反射防止膜として機能する請求項32に記載の半導体
    装置の製造方法。
  34. 【請求項34】 前記積層膜として、下層配線層に接す
    るTiN膜と、該TiN膜の上に積層されるTiON膜
    とを成膜する請求項32または33に記載の半導体装置
    の製造方法。
  35. 【請求項35】 前記積層膜として、下層配線層に接す
    るTi膜と、該Ti膜の上に積層されるTiN膜と、該
    TiN膜の上に積層されるTiON膜とを成膜する請求
    項32または33に記載の半導体装置の製造方法。
  36. 【請求項36】 前記積層膜として、下層配線層に接す
    るTi膜と、該Ti膜の上に積層される第1のTiN膜
    と、該第1のTiN膜の上に積層され、該第1のTiN
    膜と特性が相違する第2のTiN膜とを成膜する請求項
    32または33に記載の半導体装置の製造方法。
  37. 【請求項37】 前記第1のTiN膜と第2のTiN膜
    とを反応性スパッタにより連続的に成膜する際に、不活
    性ガスに対する窒素ガスの流量比を変化させる請求項3
    6に記載の半導体装置の製造方法。
  38. 【請求項38】 前記第1のTiN膜を成膜する際の不
    活性ガスに対する窒素ガスの流量比を0.7以下とし、
    前記第2のTiN膜を成膜する際の不活性ガスに対する
    窒素ガスの流量比を0.75以上とする請求項37に記
    載の半導体装置の製造方法。
  39. 【請求項39】 前記TiON膜は、前記TiN膜を、
    反応性スパッタにより、不活性ガスに対する窒素ガスの
    流量比が1.0以下0.125以上で成膜した後、不活
    性ガスに対する窒素ガスの流量比を大きくなる方に変化
    させ、粗なTiN膜を成膜し、この粗なTiN膜を、大
    気中、または酸素分圧が0.1Pa以上の低真空雰囲気
    中に曝すことで、粗なTiN膜をTiON膜に変化させ
    ることで形成される請求項34または35に記載の半導
    体装置の製造方法。
  40. 【請求項40】 前記TiON膜は、窒素ガスと酸素ガ
    スと不活性ガスとを用いた反応性スパッタにより成膜さ
    れる請求項34または35に記載の半導体装置の製造方
    法。
  41. 【請求項41】 前記窒素を含む化合物膜は、コリメー
    タを用いた反応性スパッタにより成膜される請求項19
    〜40のいずれかに記載の半導体装置の製造方法。
JP22758294A 1994-09-22 1994-09-22 半導体装置およびその製造方法 Expired - Fee Related JP3586899B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP22758294A JP3586899B2 (ja) 1994-09-22 1994-09-22 半導体装置およびその製造方法
US08/531,787 US5763948A (en) 1994-09-22 1995-09-21 Semiconductor apparatus including a tin barrier layer having a (III) crystal lattice direction
US09/027,149 US6140229A (en) 1994-09-22 1998-02-20 Semiconductor apparatus and method of producing same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP22758294A JP3586899B2 (ja) 1994-09-22 1994-09-22 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JPH0897209A true JPH0897209A (ja) 1996-04-12
JP3586899B2 JP3586899B2 (ja) 2004-11-10

Family

ID=16863181

Family Applications (1)

Application Number Title Priority Date Filing Date
JP22758294A Expired - Fee Related JP3586899B2 (ja) 1994-09-22 1994-09-22 半導体装置およびその製造方法

Country Status (2)

Country Link
US (2) US5763948A (ja)
JP (1) JP3586899B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11233517A (ja) * 1998-02-16 1999-08-27 Sony Corp 半導体装置の銅配線
US6824825B2 (en) 1999-09-13 2004-11-30 Tokyo Electron Limited Method for depositing metallic nitride series thin film
JP2013232470A (ja) * 2012-04-27 2013-11-14 Canon Anelva Corp 半導体装置およびその製造方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5895266A (en) 1996-02-26 1999-04-20 Applied Materials, Inc. Titanium nitride barrier layers
TW394997B (en) * 1997-07-22 2000-06-21 United Microelectronics Corp Stress reduction of the titanium nitride layer with collimator
US6211078B1 (en) * 1997-08-18 2001-04-03 Micron Technology, Inc. Method of improving resist adhesion for use in patterning conductive layers
JP3277855B2 (ja) * 1997-08-27 2002-04-22 ヤマハ株式会社 半導体装置の配線形成方法
US6677647B1 (en) * 1997-12-18 2004-01-13 Advanced Micro Devices, Inc. Electromigration characteristics of patterned metal features in semiconductor devices
US6271590B1 (en) 1998-08-21 2001-08-07 Micron Technology, Inc. Graded layer for use in semiconductor circuits and method for making same
US6114198A (en) * 1999-05-07 2000-09-05 Vanguard International Semiconductor Corporation Method for forming a high surface area capacitor electrode for DRAM applications
US6303490B1 (en) * 2000-02-09 2001-10-16 Macronix International Co., Ltd. Method for barrier layer in copper manufacture
US6727140B2 (en) * 2001-07-11 2004-04-27 Micron Technology, Inc. Capacitor with high dielectric constant materials and method of making
US7385954B2 (en) * 2003-07-16 2008-06-10 Lucent Technologies Inc. Method of transmitting or retransmitting packets in a communication system
US8252679B2 (en) * 2010-02-10 2012-08-28 United Microelectronics Corp. Semiconductor process
US9190316B2 (en) * 2011-10-26 2015-11-17 Globalfoundries U.S. 2 Llc Low energy etch process for nitrogen-containing dielectric layer
JP5761235B2 (ja) * 2013-03-06 2015-08-12 横河電機株式会社 光ファイバ温度分布測定装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03192768A (ja) * 1989-12-21 1991-08-22 Fujitsu Ltd 半導体装置
US5242860A (en) * 1991-07-24 1993-09-07 Applied Materials, Inc. Method for the formation of tin barrier layer with preferential (111) crystallographic orientation
JPH05148634A (ja) * 1991-11-22 1993-06-15 Nec Corp スパツタリング装置
JP3343620B2 (ja) * 1992-04-09 2002-11-11 アネルバ株式会社 マグネトロンスパッタリングによる薄膜形成方法および装置
JPH06151815A (ja) * 1992-11-13 1994-05-31 Ricoh Co Ltd 半導体装置とその製造方法
JP3240725B2 (ja) * 1993-02-15 2001-12-25 ソニー株式会社 配線構造とその製法
JPH06268083A (ja) * 1993-03-11 1994-09-22 Sony Corp 半導体装置の配線
KR100320364B1 (ko) * 1993-03-23 2002-04-22 가와사키 마이크로 엘렉트로닉스 가부시키가이샤 금속배선및그의형성방법
US5514908A (en) * 1994-04-29 1996-05-07 Sgs-Thomson Microelectronics, Inc. Integrated circuit with a titanium nitride contact barrier having oxygen stuffed grain boundaries
US5580823A (en) * 1994-12-15 1996-12-03 Motorola, Inc. Process for fabricating a collimated metal layer and contact structure in a semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11233517A (ja) * 1998-02-16 1999-08-27 Sony Corp 半導体装置の銅配線
US6824825B2 (en) 1999-09-13 2004-11-30 Tokyo Electron Limited Method for depositing metallic nitride series thin film
JP2013232470A (ja) * 2012-04-27 2013-11-14 Canon Anelva Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US5763948A (en) 1998-06-09
JP3586899B2 (ja) 2004-11-10
US6140229A (en) 2000-10-31

Similar Documents

Publication Publication Date Title
US5534463A (en) Method for forming a wiring layer
US5572072A (en) Semiconductor device having a multi-layer metallization structure
JP3435194B2 (ja) 半導体装置の配線層形成方法及び半導体装置
JP3963494B2 (ja) 半導体装置およびその形成方法
US5486492A (en) Method of forming multilayered wiring structure in semiconductor device
US6436825B1 (en) Method of copper barrier layer formation
JP3353874B2 (ja) 半導体装置及びその製造方法
US5670823A (en) Integrated circuit barrier structure
JP2845788B2 (ja) コンタクトホールのプラグ形成方法
JPH077077A (ja) 半導体装置及びその製造方法
JPH0897209A (ja) 半導体装置およびその製造方法
JPH0587173B2 (ja)
JPH0936230A (ja) 半導体装置の製造方法
JPH1174227A (ja) 半導体装置および該装置を形成するためのプロセス
JPH10294314A (ja) 半導体装置およびその製造方法
JP3890722B2 (ja) 半導体装置の銅配線
JPH0941133A (ja) 金属化合物膜の成膜方法およびそれに用いる成膜装置
JP3407516B2 (ja) 半導体装置及びその製造方法
JP3398543B2 (ja) 半導体装置の製造方法
JP4006720B2 (ja) 半導体装置及びその製造方法
JP2850341B2 (ja) 半導体装置の製造方法
JP3378693B2 (ja) 半導体装置の製造方法
JP3417193B2 (ja) 半導体装置の製造方法
JPH06318595A (ja) 半導体集積回路の配線構造体の製造方法
JPH06196432A (ja) 半導体装置における多層配線構造の形成方法及び当該形成方法により製造された多層配線構造を有する半導体装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040203

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040323

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040720

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040802

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080820

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080820

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090820

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100820

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110820

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110820

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120820

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130820

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees