JPH0587173B2 - - Google Patents
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Description
〔概要〕
銅を含む配線膜を有する半導体装置の製造方法
に関し、 この銅配線膜が高温処理時に酸化してしまうの
を防止して、高温処理後であつても銅配線膜の抵
抗値を低く保つことができる半導体装置の製造方
法を提供することを目的とし、半導体基板上に銅
を含む配線膜を形成する工程と、次いで、銅の酸
化温度より低い温度で前記配線膜を覆うように酸
素含有絶縁膜を付着させる工程と、次いで、銅の
酸化温度より低い温度で前記酸素含有絶縁膜上に
第2酸素含有絶縁膜を形成する工程とを具備して
構成する。 〔産業上の利用分野〕 本発明は、銅を含む配線膜を有する半導体装置
の製造方法に関する。 周知のように、LSIの配線パターンの幅は、そ
の集積度が増大するにつれて減少する。現在、ア
ルミニウム配線が半導体装置に広く用いられてい
るが、その幅は0.5〜0.6μmが限界である。これ
は、アルミニウム配線パターンが幅狭になる程、
エレクトロマイグレーシヨンが顕著になつてくる
ためである。このため、高い融点をもつモリブデ
ン(Mo)やタングステン(W)をアルミニウム
(A)に代えて用いることが検討されている。
しかしながら、MoやWの抵抗率はバルクのA
の抵抗率の約2倍であり、薄膜ではそれ以上であ
る。したがつて、高い耐エレクトロマイグレーシ
ヨンと低い抵抗率をもつ配線材料が研究されてい
る。 〔従来の技術〕 現在、銅(Cu)はAより耐エレクトロマイ
グレーシヨンが良好でしかも抵抗率が低いことか
ら、半導体装置の配線材料として研究されてい
る。従来の銅配線を有する半導体装置は、銅配線
膜が二酸化シリコン(SiO2)のような酸素を含
有する酸素含有絶縁膜(これはシリコン(Si)基
板上に設けられている)上、及びSi基板の拡散層
上に形成された絶縁膜中のコンタクトホール上に
それぞれ直接付着させて形成される。勿論、銅配
線膜は配線パターンに従つて、パターニングされ
ている。 このように形成された半導体装置は一般に、
400℃以上の高温でアニール(熱処理)される。
これは銅のグレインを成長させ、耐エレクトロマ
イグレーシヨンを向上させる目的で行なわれる。
このアニール処理後、絶縁膜を銅配線膜と基板上
の絶縁膜上に付着させる。この絶縁膜の付着は、
420℃の温度で気相成長法(CVD)により行なわ
れる。この絶縁膜はPSG,Si3O4又はSiO2等を用
いて形成される。この絶縁膜はパツシベーシヨン
膜又は多層配線の場合は層間絶縁膜となる。 〔発明が解決しようとする問題点〕 しかしながら、上記従来の半導体装置の製造方
法にあつては以下の問題点がある。 前述したように、銅の酸化温度は200〜250℃で
あるのに対し、CVDによる熱処理温度は400℃以
上である。このため、配線膜中の銅は、CVD処
理による酸素含有絶縁膜の付着工程時、雰囲気中
の酸素により、容易に酸化してしまう。銅の酸化
は絶縁膜と接触している配線膜の表面(界面)に
損傷を与え、特に銅配線膜の抵抗値を増大させ
る。 従つて、本発明は銅の配線層が高温処理時に酸
化してしまうのを防止して、高温処理後であつて
も銅配線膜の抵抗値を低く保つことができる半導
体装置の製造方法を提供することを目的とする。 〔問題点を解決するための手段〕 本発明は、半導体基板上に銅を含む配線膜を形
成する工程と、次いで、銅の酸化温度より低い温
度で前記配線膜を覆うように酸素含有絶縁膜を付
着させる工程と、次いで、銅の酸化温度より低い
温度で前記酸素含有絶縁膜上に第2酸素含有絶縁
膜を形成する工程とを有して構成される。 〔作用〕 銅を含む配線膜上には銅の酸化温度より低い温
度で絶縁膜が付着されるので、従来のように高温
処理時に配線層に含まれる銅が酸化してしまうこ
とがない。 〔実施例〕 以下、本発明の一実施例を第1図Aないし第1
図Dを参照して説明する。尚、第1図A及びBは
第1層目の銅配線層に関する工程を示し、第1図
C及びDは第2層目の銅配線層に関する工程を示
す。 まず第1図Aにおいて、絶縁膜12をシリコン
基板10の表面上に付着させる。シリコン基板1
0にはn+拡散層10が設けられている。絶縁膜
12としてはSiO2,PSG又はSi3N4等を用いるこ
とができる。絶縁膜12の厚みは例えば4000Åで
ある。次に、n+拡散層10a上に金属層14を
付着させる。金属層14は、例えばチタン
(Ti)、アルミニウム(A)又はプラチナ(Pt)
を用いることができる。金属層14の付着は、
D.C.マグネトロン形ススパツタ法により行なうこ
とができる。Tiを用いた場合、Tiターゲツトを
アルゴン(Ar)ガス中に5mTorrの圧力でかつD.
C.2kWの電力でスパツタする。金属層14の膜
厚は100Å〜1000Åの範囲が好ましい。金属層1
4はシリコン基板10とオーミツクコンタクトを
とるために設けられている。これは、Tiを用い
た場合、熱の印加により生成されるチタニリムシ
リサイド(TiSi2)が低抵抗のコンタクトを形成
するためである。 次に、金属層14上にバリア層16を付着させ
る。このバリア層16は後述する銅配線膜18と
同一パターンを持つている。 このバリア層16は、銅配線膜18とシリコン
基板10との間、及び銅配線膜18と絶縁膜12
との間の反応や相互拡散を防止する。具体的に言
えば、バリア層16は銅の原子がシリコン基板1
0や絶縁膜12に拡散するのを防止するととも
に、シリコン原子が銅配線膜18に侵入するのを
防止する。バリア層16は、窒化チタニウム
(TiN),タングステン(W),窒化タングステン
(WN),窒化ジルコニウム(ZrN),炭化チタチ
ウム(TiC),炭化タングステン(WC),タンタ
ル(Ta),窒化タンタル(TaN)又はチタニウ
ムタングステン(TiW)を用いることができる。
バリア層16の膜厚は500Å〜3000Åの範囲が好
ましい。バリア層16は反応性マグネトロンスパ
ツタ法を用いて付着できる。例えば、Tiのター
ゲツトを5mTorrの圧力のAr+N2ガス中でD.
C.4kwの電力でスパツタする。 次に、銅配線膜18をバリア層16上に付着さ
せる。銅配線膜18はD.C.マグネトロンスパツタ
法により付着できる。例えば、銅のターゲツトを
5mTorrのArガス中でD.C.2kwの電力でスパツタ
する。銅配線膜18の膜厚は3000Å〜2μmの範囲
にあることが好ましい。銅に代えて、Cu−Ti又
はCu−Zrの合金をバリア層16上に付着させる
こともできる。 上記金属層14、バリア層16及び銅配線膜1
8は配線パターンに従つてパターニングされる。
これらの層のパターニングは次の工程によつて行
なうことができる。第1に反応性マグネトロンス
パツタ法により、PSG又はTiNのマスク層を銅
配線層18上に付着させる。第2に、レジストを
マスク層上にパターニングする。そして、マスク
を反応性イオンエツチング処理によりエツチング
する。その後、レジストアツシングを行なう。次
に、銅配線膜18をイオンミリング法によりエツ
チングしてパターン化させる。最後に、金属層1
4とバリア層16を反応性イオンエツチング処理
により、マスクとともにエツチングする。 以上のようにして形成された構成を第1図Aに
示す。 次の工程は第1図Bに図示されている。層間絶
縁膜20を、銅配線膜18を含む第1図Aの構成
体の頂面上に付着させる。この付着においては、
200℃以下の温度で層間絶縁膜20を成長させる
ことが大切である。このようなプロセスとして
は、高周波(RF)スパツタ法、プラズマCVD
(PCVD)法又はマイクロ波電子サイクロトン共
鳴(ECR)PCVD法を挙げることができる。RF
スパツタ法又はPCVDを用いた場合、SiO2,
PSG又はSi3N4を層間絶縁膜20の構成物質とし
て用いることができる。またECR−PCVDを用
いた場合にはSiO2又はSi3N4を層間絶縁膜20と
して用いることができる。表1〜表3に上記各方
法の具体例を示す。
に関し、 この銅配線膜が高温処理時に酸化してしまうの
を防止して、高温処理後であつても銅配線膜の抵
抗値を低く保つことができる半導体装置の製造方
法を提供することを目的とし、半導体基板上に銅
を含む配線膜を形成する工程と、次いで、銅の酸
化温度より低い温度で前記配線膜を覆うように酸
素含有絶縁膜を付着させる工程と、次いで、銅の
酸化温度より低い温度で前記酸素含有絶縁膜上に
第2酸素含有絶縁膜を形成する工程とを具備して
構成する。 〔産業上の利用分野〕 本発明は、銅を含む配線膜を有する半導体装置
の製造方法に関する。 周知のように、LSIの配線パターンの幅は、そ
の集積度が増大するにつれて減少する。現在、ア
ルミニウム配線が半導体装置に広く用いられてい
るが、その幅は0.5〜0.6μmが限界である。これ
は、アルミニウム配線パターンが幅狭になる程、
エレクトロマイグレーシヨンが顕著になつてくる
ためである。このため、高い融点をもつモリブデ
ン(Mo)やタングステン(W)をアルミニウム
(A)に代えて用いることが検討されている。
しかしながら、MoやWの抵抗率はバルクのA
の抵抗率の約2倍であり、薄膜ではそれ以上であ
る。したがつて、高い耐エレクトロマイグレーシ
ヨンと低い抵抗率をもつ配線材料が研究されてい
る。 〔従来の技術〕 現在、銅(Cu)はAより耐エレクトロマイ
グレーシヨンが良好でしかも抵抗率が低いことか
ら、半導体装置の配線材料として研究されてい
る。従来の銅配線を有する半導体装置は、銅配線
膜が二酸化シリコン(SiO2)のような酸素を含
有する酸素含有絶縁膜(これはシリコン(Si)基
板上に設けられている)上、及びSi基板の拡散層
上に形成された絶縁膜中のコンタクトホール上に
それぞれ直接付着させて形成される。勿論、銅配
線膜は配線パターンに従つて、パターニングされ
ている。 このように形成された半導体装置は一般に、
400℃以上の高温でアニール(熱処理)される。
これは銅のグレインを成長させ、耐エレクトロマ
イグレーシヨンを向上させる目的で行なわれる。
このアニール処理後、絶縁膜を銅配線膜と基板上
の絶縁膜上に付着させる。この絶縁膜の付着は、
420℃の温度で気相成長法(CVD)により行なわ
れる。この絶縁膜はPSG,Si3O4又はSiO2等を用
いて形成される。この絶縁膜はパツシベーシヨン
膜又は多層配線の場合は層間絶縁膜となる。 〔発明が解決しようとする問題点〕 しかしながら、上記従来の半導体装置の製造方
法にあつては以下の問題点がある。 前述したように、銅の酸化温度は200〜250℃で
あるのに対し、CVDによる熱処理温度は400℃以
上である。このため、配線膜中の銅は、CVD処
理による酸素含有絶縁膜の付着工程時、雰囲気中
の酸素により、容易に酸化してしまう。銅の酸化
は絶縁膜と接触している配線膜の表面(界面)に
損傷を与え、特に銅配線膜の抵抗値を増大させ
る。 従つて、本発明は銅の配線層が高温処理時に酸
化してしまうのを防止して、高温処理後であつて
も銅配線膜の抵抗値を低く保つことができる半導
体装置の製造方法を提供することを目的とする。 〔問題点を解決するための手段〕 本発明は、半導体基板上に銅を含む配線膜を形
成する工程と、次いで、銅の酸化温度より低い温
度で前記配線膜を覆うように酸素含有絶縁膜を付
着させる工程と、次いで、銅の酸化温度より低い
温度で前記酸素含有絶縁膜上に第2酸素含有絶縁
膜を形成する工程とを有して構成される。 〔作用〕 銅を含む配線膜上には銅の酸化温度より低い温
度で絶縁膜が付着されるので、従来のように高温
処理時に配線層に含まれる銅が酸化してしまうこ
とがない。 〔実施例〕 以下、本発明の一実施例を第1図Aないし第1
図Dを参照して説明する。尚、第1図A及びBは
第1層目の銅配線層に関する工程を示し、第1図
C及びDは第2層目の銅配線層に関する工程を示
す。 まず第1図Aにおいて、絶縁膜12をシリコン
基板10の表面上に付着させる。シリコン基板1
0にはn+拡散層10が設けられている。絶縁膜
12としてはSiO2,PSG又はSi3N4等を用いるこ
とができる。絶縁膜12の厚みは例えば4000Åで
ある。次に、n+拡散層10a上に金属層14を
付着させる。金属層14は、例えばチタン
(Ti)、アルミニウム(A)又はプラチナ(Pt)
を用いることができる。金属層14の付着は、
D.C.マグネトロン形ススパツタ法により行なうこ
とができる。Tiを用いた場合、Tiターゲツトを
アルゴン(Ar)ガス中に5mTorrの圧力でかつD.
C.2kWの電力でスパツタする。金属層14の膜
厚は100Å〜1000Åの範囲が好ましい。金属層1
4はシリコン基板10とオーミツクコンタクトを
とるために設けられている。これは、Tiを用い
た場合、熱の印加により生成されるチタニリムシ
リサイド(TiSi2)が低抵抗のコンタクトを形成
するためである。 次に、金属層14上にバリア層16を付着させ
る。このバリア層16は後述する銅配線膜18と
同一パターンを持つている。 このバリア層16は、銅配線膜18とシリコン
基板10との間、及び銅配線膜18と絶縁膜12
との間の反応や相互拡散を防止する。具体的に言
えば、バリア層16は銅の原子がシリコン基板1
0や絶縁膜12に拡散するのを防止するととも
に、シリコン原子が銅配線膜18に侵入するのを
防止する。バリア層16は、窒化チタニウム
(TiN),タングステン(W),窒化タングステン
(WN),窒化ジルコニウム(ZrN),炭化チタチ
ウム(TiC),炭化タングステン(WC),タンタ
ル(Ta),窒化タンタル(TaN)又はチタニウ
ムタングステン(TiW)を用いることができる。
バリア層16の膜厚は500Å〜3000Åの範囲が好
ましい。バリア層16は反応性マグネトロンスパ
ツタ法を用いて付着できる。例えば、Tiのター
ゲツトを5mTorrの圧力のAr+N2ガス中でD.
C.4kwの電力でスパツタする。 次に、銅配線膜18をバリア層16上に付着さ
せる。銅配線膜18はD.C.マグネトロンスパツタ
法により付着できる。例えば、銅のターゲツトを
5mTorrのArガス中でD.C.2kwの電力でスパツタ
する。銅配線膜18の膜厚は3000Å〜2μmの範囲
にあることが好ましい。銅に代えて、Cu−Ti又
はCu−Zrの合金をバリア層16上に付着させる
こともできる。 上記金属層14、バリア層16及び銅配線膜1
8は配線パターンに従つてパターニングされる。
これらの層のパターニングは次の工程によつて行
なうことができる。第1に反応性マグネトロンス
パツタ法により、PSG又はTiNのマスク層を銅
配線層18上に付着させる。第2に、レジストを
マスク層上にパターニングする。そして、マスク
を反応性イオンエツチング処理によりエツチング
する。その後、レジストアツシングを行なう。次
に、銅配線膜18をイオンミリング法によりエツ
チングしてパターン化させる。最後に、金属層1
4とバリア層16を反応性イオンエツチング処理
により、マスクとともにエツチングする。 以上のようにして形成された構成を第1図Aに
示す。 次の工程は第1図Bに図示されている。層間絶
縁膜20を、銅配線膜18を含む第1図Aの構成
体の頂面上に付着させる。この付着においては、
200℃以下の温度で層間絶縁膜20を成長させる
ことが大切である。このようなプロセスとして
は、高周波(RF)スパツタ法、プラズマCVD
(PCVD)法又はマイクロ波電子サイクロトン共
鳴(ECR)PCVD法を挙げることができる。RF
スパツタ法又はPCVDを用いた場合、SiO2,
PSG又はSi3N4を層間絶縁膜20の構成物質とし
て用いることができる。またECR−PCVDを用
いた場合にはSiO2又はSi3N4を層間絶縁膜20と
して用いることができる。表1〜表3に上記各方
法の具体例を示す。
【表】
【表】
以上説明したように、本発明によれば、銅を含
む配線膜上に、銅の酸化温度以下の温度で酸素含
有絶縁膜を付着させることとしたため、銅の酸化
を防止することができ、従つて、配線層の抵抗値
を低く保つことができるという効果が得られる。
む配線膜上に、銅の酸化温度以下の温度で酸素含
有絶縁膜を付着させることとしたため、銅の酸化
を防止することができ、従つて、配線層の抵抗値
を低く保つことができるという効果が得られる。
第1図は本発明の一実施例の製造工程を説明す
るためるの図、第2図は本発明の効果を説明する
ための実験結果を示す図である。 図において、10はシリコン基板、10aは
n+拡散層、12は絶縁膜、14は金属層、16
はバリア層、18は銅配線層、20は層間絶縁
膜、22は銅配線膜、24は絶縁膜、26は絶縁
バリア膜を示す。
るためるの図、第2図は本発明の効果を説明する
ための実験結果を示す図である。 図において、10はシリコン基板、10aは
n+拡散層、12は絶縁膜、14は金属層、16
はバリア層、18は銅配線層、20は層間絶縁
膜、22は銅配線膜、24は絶縁膜、26は絶縁
バリア膜を示す。
Claims (1)
- 【特許請求の範囲】 1 半導体基板上に銅を含む配線膜を形成する工
程と、 次いで、銅の酸化温度より低い温度で前記配線
膜を覆うように酸素含有絶縁膜を付着させる工程
と、 次いで、銅の酸化温度より低い温度で前記酸素
含有絶縁膜上に第2酸素含有絶縁膜を形成する工
程と を有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62231839A JPS63301548A (ja) | 1986-09-17 | 1987-09-16 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21831986 | 1986-09-17 | ||
JP61-218319 | 1986-09-17 | ||
JP62231839A JPS63301548A (ja) | 1986-09-17 | 1987-09-16 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63301548A JPS63301548A (ja) | 1988-12-08 |
JPH0587173B2 true JPH0587173B2 (ja) | 1993-12-15 |
Family
ID=16717986
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62231839A Granted JPS63301548A (ja) | 1986-09-17 | 1987-09-16 | 半導体装置の製造方法 |
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