JP3583562B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に係り、特に配線層、バリアメタルを有する半導体装置の構造の改良に関する。
【０００２】
【従来の技術】
近年、特に超高速微細デバイスにおいて、配線の微細化に伴う配線層の抵抗値の増大、動作速度の低下が懸念されている。現在、主に使われているアルミニウム（以下、Ａｌと記す）合金より電気抵抗の低い銅（以下、Ｃｕと記す）による配線層の形成が試みられている。配線層の電気抵抗Ｒは、配線長Ｌ、配線層の断面積Ｓ、抵抗率ρによって次式で表される。
【０００３】
Ｒ＝ρＬ／Ｓ
抵抗率ρは配線層に使われる金属材料に固有のものであり、配線長Ｌと配線層の断面積Ｓは回路設計で決まる。
【０００４】
この時、抵抗率ρ、配線長Ｌはほぼ設計通りの値になる。しかし、断面積Ｓに関しては、特に、層間絶縁膜上の配線層と素子領域とを接続するコンタクトホール内の配線層部分や、多層の層間絶縁膜の間にある各配線層の相互間を接続する接続孔（以下、ビアホールと記す）内の配線層部分の断面積Ｓは、十分な広さにならない。これは、微細化の流れの中で、素子の動作マージンやデバイスユーザの使いかっての点から、電源電圧の低下が進まないことに起因している。つまり、絶縁耐圧の点から、層間絶縁膜の膜厚は殆ど薄くならない。その結果として、コンタクトホールまたはビアホール（以下、ホールと称す）の径の微細化は進むが、ホールの深さはあまり変わらない。つまり、ホールの深さのホール径に対する比、即ちアスペクト比の高いホールが形成されることになる。
【０００５】
この場合、ホール内の配線層の金属膜の形成は通常スパッタリングによって行われる。このため、高アスペクト比のホールについては金属膜のカバレジが特に悪く、このホール部分での配線層の断面積Ｓが低下してしまう。その結果として、配線層の電気抵抗Ｒが高くなる。このため、Ｃｕを使った低抵抗配線層の場合、ホール内の配線層の抵抗を低くすることが重要なポイントとなる。
【０００６】
このホール内の配線層の金属膜の形成には主に三つの方法がある。第１の方法は、ホール内の金属膜としてタングステン（以下、Ｗと記す）などの別の金属を埋め込む方法である。第２の方法は、ＣＶＤ法によりホールの内壁全体からＣｕ膜を成長させて成膜させる方法である。第３の方法は、スパッタ法でＣｕ膜を形成し、その後、熱処理によって、Ｃｕを流動させて、その結果、ホール内部を埋め込む方法である。
【０００７】
一方、Ｃｕを使った配線層を形成する技術として二つの方法がある。第１の方法は、上記の第２、第３の方法のようにホールを埋め込みかつ層間絶縁膜の表面上にＣｕを使った金属膜を形成し、続いて、不要なＣｕを使った金属膜をＲＩＥ等のエッチングによって除去し、配線層のパターンに加工する方法である。
【０００８】
第２の方法について説明する。Ｃｕを使った配線層を形成する前に、層間絶縁膜に配線層の形成予定領域の配線溝とホールとを形成する。続いて、Ｃｕを使った金属膜例えばＣｕ膜を形成し、配線溝及びホールの中に埋め込む。しかる後に、配線溝及びホール以外の部分の層間絶縁膜の表面上の余分なＣｕ膜を除去する。つまり、配線溝及びホール内部にのみＣｕを残して、配線層（以下、Ｃｕ埋込み配線層と記す）を形成する。
【０００９】
上述したようなＣｕを使った配線層を形成するためには、Ａｌ配線層の場合と同様に、Ｃｕが素子領域へ拡散することを防止するバリアメタルが必要である。つまり、Ｃｕを使った金属膜の成膜の前に、バリアメタルを成膜して、Ｃｕが下方の素子領域へ到達することを防ぐ必要がある。このバリアメタルとしては、現在チタン（以下、Ｔｉと記す）またはＴｉ合金等が検討されている。このような場合、ＴｉとＣｕとはその界面で合金を作ることがある。
【００１０】
次に、上述したＣｕを使った配線層を形成する場合の従来の例について説明する。図４、図５は従来の例の製造工程、その問題点を説明する断面図である。
周知のように、図示せぬシリコン基板上に素子または下層配線層を形成後、層間絶縁膜１を形成する。コンタクトホール内部の金属膜と接する素子の一部、あるいは下層配線層（以下、導電部と称す）の上部の層間絶縁膜１にコンタクトホールまたはビアホールであるホール２を形成する。尚、特に図示していないが、ホール２と同様に、ホール２の領域を含んで層間絶縁膜１の表面に配線溝を形成する。そのホール２、配線溝にＴｉ合金等のバリアメタル３を形成する。図４（ａ）に示すように、このバリアメタル３の上に、スパッタ法やＣＶＤ法でＣｕを使った金属膜の一例のＣｕ膜４を形成する。
【００１１】
図４（ａ）に示すように、ホール２内部または配線溝内部がＣｕで完全に満たされていない場合があるため、続いて、図５（ａ）に示すように、熱処理によってそのホール内部または配線溝内部をＣｕで完全に充填する必要がある。続いて、図５（ｂ）に示すように、化学機械研磨（以下、ＣＭＰと記す）等のポリッシング技術によって層間絶縁膜１の表面等の余剰のＣｕ膜４を除去する。以上の工程によって、ホール２内部及び配線溝内部のバリアメタル３、Ｃｕ埋込み配線層４ａが形成される。
【００１２】
【発明が解決しようとする課題】
しかしながら、上記のような半導体装置の配線層の製造工程については、下記のような問題がある。
問題点の第１の例では、図４（ａ）に示すように、バリアメタル３の表面がＣｕ膜４によって十分に覆われていない部分３ａが生じた場合、図４（ｂ）に示すように、熱処理後には、その部分にボイド５が残ることがある。この場合、接触不良が生じ、または、ホール２の部分のＣｕ膜４の抵抗が高くなる。従って、そのホール部分のＣｕ埋込み配線層の信頼性が低下するという問題がある。これは、熱処理によってＣｕの流動性が増した時に、バリアメタルの露出部分がＣｕ膜によって覆われることによって、Ｃｕ膜とバリアメタルとの界面に生じる界面エネルギーと、Ｃｕ膜の表面エネルギーと、バリアメタルの表面エネルギーとの総和が上昇してしまうためである。つまり、Ｃｕとバリアメタルの金属との濡れ性、密着性（以下、アドヒージョンと記す）が悪いためである。
【００１３】
次に、問題点の第２の例では、図５（ａ）に示すように、熱処理後、Ｃｕ膜によってホール２が十分に充填されている。しかし、その後、図５（ｂ）に示すように、ＣＭＰ等のポリッシング技術によって余剰のＣｕ膜４を除去して、Ｃｕ埋込み配線層４ａを形成した場合、ポリッシングの機械的作用によって、Ｃｕ埋込み配線層４ａとＴｉ合金等のバリアメタル３の間に剥離６が生じる。この剥離６は、Ｃｕ膜４とバリアメタル３のアドヒージョンが悪いために生じる。この場合も、上記の例と同様に、Ｃｕ埋込み配線層の信頼性が低下するという問題がある。
【００１４】
さらに、問題点の第３の例は、上記の工程を経て形成された半導体ペレットを樹脂モールドした後、Ｃｕ埋込み配線層４ａに剥離が生じる場合である。図５（ｃ）は、そのＣｕ埋込み配線層４ａを含む部分の図５（ｂ）中横方向と同じ方向の断面図である。実使用を想定した室温と１００℃前後との熱サイクルをかけることにより、図５（ｃ）に示すＣｕ埋込み層４ａとＴｉ合金等のバリアメタル３の間に剥離８が生じてしまう。この場合も、この剥離８はＣｕ埋込み層４ａとバリアメタル３のアドヒージョンが悪いために生じる。従って、上記の例と同様に、Ｃｕ埋込み配線層の信頼性が低下するという問題がある。
この発明の目的は、信頼性の高い配線層を有する半導体装置を提供することにある。
【００１５】
【課題を解決するための手段】
上記課題を解決し目的を達成するために、この発明の半導体装置においては以下の手段を講じた。
請求項１に記載した本発明の半導体装置は、半導体基板の上に設けられ、チタン膜、このチタン膜上に設けられた窒化チタン膜、この窒化チタン膜上に設けられたタングステン膜及びこのタングステン膜上に設けられた炭化タングステン膜を有する多層金属膜と、
前記多層金属膜の前記炭化タングステン膜に接しかつその上に設けられた銅を主成分とする金属膜とを備えている。
【００１６】
上記本発明の半導体装置においては、前記多層金属膜の炭化タングステン膜と銅を主成分とする金属膜とが接しているので、前記多層金属膜、前記金属膜相互間の濡れ性、アドヒージョンが向上する。従って、従来のようなボイドが生じない。また、樹脂モールドの際に複数の熱処理が行われる場合でも、従来のような剥離が生じない。結局、前記金属膜の信頼性が向上する。
【００１７】
請求項２に記載した本発明の半導体装置は、表面に導電部を有する半導体基板の全面に設けられた層間絶縁膜と、少なくとも一部が前記導電部の上部に前記層間絶縁膜を貫いて形成されたホールの内部の前記導電部に接して、かつ前記ホールが形成された領域を含んで前記層間絶縁膜の表面に形成された溝の内部及び前記ホール内部に設けられ、チタン膜、このチタン膜上に設けられた窒化チタン膜、この窒化チタン膜上に設けられたタングステン膜及びこのタングステン膜上に設けられた炭化タングステン膜を有する多層金属膜と、前記多層金属膜に接しかつその上に設けられ、かつ前記ホール内部と前記溝内部とを埋めて設けられた銅を主成分とする金属膜とを備えている。
【００１８】
上記本発明の半導体装置においては、前記多層金属膜の炭化タングステン膜と銅を主成分とする金属膜とが接しているので、前記多層金属膜、前記金属膜相互間の濡れ性、アドヒージョンが向上する。従って、従来のようなボイドが生じない。また、ＣＭＰ工程で前記多層金属膜、前記金属膜に機械的な力が加わった場合でも、従来のような剥離が生じない。さらに、樹脂モールドの際に複数の熱処理が行われる場合でも、従来のような剥離が生じない。結局、前記金属膜の信頼性が向上する。
【００１９】
請求項３に記載した本発明の半導体装置は、表面に導電部を有する半導体基板の全面に設けられた層間絶縁膜と、少なくとも一部が前記導電部の上部に前記層間絶縁膜を貫いて形成されたホールの内部の前記導電部に接して、かつそのホール内部から前記層間絶縁膜の上に達して設けられ、チタン膜、このチタン膜上に設けられた窒化チタン膜、この窒化チタン膜上に設けられたタングステン膜及びこのタングステン膜上に設けられた炭化タングステン膜を有する多層金属膜と、前記多層金属膜に接しかつその上に設けられ、及び前記ホール内部を埋めてかつ前記ホールから前記層間絶縁膜の上に達して設けられた銅を主成分とする金属膜とを備えている。
【００２０】
上記本発明の半導体装置においては、前記多層金属膜の炭化タングステン膜と銅を主成分とする第２の金属膜とが接してるので、前記多層金属膜、前記金属膜相互間の濡れ性、アドヒージョンが向上する。従って、従来のようなボイドが生じない。また、樹脂モールドの際に複数の熱処理が行われる場合でも、従来のような剥離が生じない。結局、前記金属膜の信頼性が向上する。
【００２２】
上記本発明の半導体装置においては、前記多層金属膜の前記チタン膜、前記窒化チタン膜が前記半導体基板または前記導電部と前記金属膜との間にあり、また、前記炭化タングステン膜が前記金属膜に接しているので、前記金属膜に含まれる銅は前記半導体基板または前記導電部に拡散せず、かつ、前記多層金属膜、前記金属膜相互間の濡れ性、アドヒージョンが向上する。従って、前記金属膜の信頼性が向上する。
【００２３】
さらに、請求項１ないし３のいずれか１つの項において、前記金属膜は銅からなっている。
上記本発明の半導体装置においては、前記金属膜が銅であるので、その抵抗値が容易に小さくなり、また、その信頼性が向上する。
【００２４】
また、請求項５に示すように、前記層間絶縁膜の比誘電率は３．９以下１以上となっている。
上記本発明の半導体装置においては、前記層間絶縁膜の比誘電率が比較的小さいので、前記半導体基板または前記導電部と前記金属膜との間の容量が比較的小さくなり、高速動作が疎外されない。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。尚、図４、図５と同一部分には同一符号を付している。
（第１の実施の形態）
図１（ａ）、図２（ａ）（ｂ）は、本発明の第１の実施の形態の構成を説明するための製造工程を示す断面図である。図１（ｂ）は図１の一部の拡大図である。
【００２８】
第１の実施の形態の構成をその製造工程と供に説明する。周知のシリコン基板上に素子を形成後、層間絶縁膜１を１．５μｍ形成し、平坦化する。その後、フォトエッチングプロセス（以下、ＰＥＰ工程と記す）により、素子のうちの接続部分（第１層の導電部）の上部に０．５μｍ四方のコンタクトホール２を形成する。つまり、コンタクトホール２の形成予定領域以外の部分にフォトレジストを形成して、エッチングによってコンタクトホール２を形成し、続いて、フォトレジストを除去する。さらに、コンタクトホール２を含む配線層形成予定領域にＰＥＰ工程により０．６μｍ幅（図１（ａ）中の横方向）で、深さ０．３μｍ（図１（ａ）中の縦方向）の配線溝７を形成する。
【００２９】
続いて、第１層の導電部に接し、かつコンタクトホール２の内部、配線溝７の内部、及び層間絶縁膜１の表面上に、後述する多層金属膜によるバリアメタル９を形成する。このバリアメタル９の表面は炭化タングステンとなっている。さらに、図１（ａ）に示すように、このバリアメタル９の上に、少なくともＣｕを主成分とする金属膜、例えばＣｕ膜１０を真空中でのスパッタリングによって０．４μｍの厚さに形成する。
【００３０】
図１（ｂ）に示すように、上記のバリアメアル９は、厚さ７ｎｍのＴｉ膜１１、厚さ１５ｎｍの窒化チタン（以下、ＴｉＮと記す）膜１２、厚さ１０ｎｍのタングステン（以下、Ｗと記す）膜１３、Ｃｕ膜１０に接する厚さ７ｎｍの炭化タングステン（以下、ＷＣと記す）膜１４をＣＶＤ法によって真空中で連続に形成したものである。
【００３１】
このような微細なコンタクトホールへのＣｕ膜１０のスパッタリングによるデポジションによっては、ホール内壁に対して十分なカバレジが得られない。つまり、Ｃｕ膜１０はホール内に十分に充填されていない。従って、部分的にＣｕ膜１０の下地であるＷＣ膜１４が露出しているところ９ａがある。
【００３２】
続いて、熱処理を行う。つまり、Ｃｕ膜１０の表面からＸｅーＣｌエキシマレーザ光を照射し、瞬間的にＣｕを溶融させる。そして、図２（ａ）に示すように、コンタクトホール２内、及び配線溝７内にＣｕを埋め込む。この場合、ＷＣとＣｕとの濡れ性が極めてよいため、Ｃｕの拡張濡れが起こり、コンタクトホール２内壁がすべてＣｕ膜で覆われる。つまり、ＣｕとＷＣとが密着することによって、その系全体のエネルギーが低くなる。従って、図１（ａ）中のように残っていたボイド１５によるＣｕ膜の表面積が最小となるように変化する。すなわち、ボイド１５が消滅することによって、ホール内のＣｕ膜の表面エネルギーは最小あるいは０となり、従って、系全体のエネルギーはほぼ最小となる。また、ＷＣとＣｕとは合金を作りにくい。
【００３３】
続いて、図２（ｂ）に示すように、ＣＭＰによって、コンタクトホール２内部及び配線溝７内部以外のＣｕ膜４を除去すると同時に、その除去するＣｕ膜４及び層間絶縁膜１相互間に形成されたＴｉ膜、ＴｉＮ膜、Ｗ膜、ＷＣ膜の４層からなる多層金属膜のバリアメタル９を除去する。つまり、コンタクトホール２内部及び配線溝７内部のバリアメタル９ｂ、Ｃｕ埋込み配線層１０ａのみを残す。
【００３４】
また、特に図示していないが、上記の実施の形態の製造工程を繰り返してもよい。つまり、上記のようにして形成された第１層のＣｕ埋込み配線層１０ａ（第２層の導電部）の上に再びＣＶＤ法によって層間絶縁膜を形成して平坦化する。そして、上記のＣｕ埋込み配線層１０ａの上部の層間絶縁膜にビアホール、及び層間絶縁膜の表面に配線溝を形成する。そのビアホール内部及び配線溝内部にＴｉ膜、ＴｉＮ膜、Ｗ膜、ＷＣ膜からなる多層金属膜によるバリアメタル、第２層のＣｕ埋込み配線層（第３層の導電部）を形成する。さらに、同様に、第２層の埋込み配線層の上に、平坦化された層間絶縁膜、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、ＷＣ膜からなるバリアメタル、第３層のＣｕ埋込み配線層（第４層の導電部）を形成してもよい。さらに、その上に、平坦化された層間絶縁膜、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、ＷＣ膜からなるバリアメタル、第４層のＣｕ埋込み配線層（第５層の導電部）を形成してもよい。その後、周知のようにパッシベーション膜を形成する。
【００３５】
上記の第１の実施の形態においては、多層金属膜であるバリアメタル９のＷＣ膜１４がＣｕ埋込み配線層１０ａと接するので、バリアメタル９とＣｕ埋込み配線層１０ａとの濡れ性、アドヒージョンが向上し、従来のような図４（ｂ）中のボイド５が生じない。また、ＣＭＰ工程で、Ｃｕ埋込み配線層１０ａ及びバリアメタル９ｂに機械的な力が加わった場合でも、従来のように図５（ｂ）中の剥離６が生じない。また、樹脂モールドの際に複数の熱処理が行われる場合でも、従来の図５（ｃ）に示すような剥離８が生じない。従って、Ｃｕ埋込み配線層１０ａの信頼性が向上する。
（第２の実施の形態）
図３（ａ）〜（ｃ）は、第２の実施の形態の構成を説明するための製造工程を示す断面図である。
【００３６】
第２の実施の形態の構成をその製造工程と供に説明する。Ｃｕ膜１０の熱処理の工程までは第１の実施と同様であり、異なるのは、その後の配線層のパターン形成の工程以後である。
【００３７】
つまり、第１の実施の形態と同様に、シリコン基板上に素子を形成後、層間絶縁膜１を１．５μｍ形成し、平坦化を行う。続いて、ＰＥＰ工程によって、基板上の素子のうちの接続部分（第１層の導電部）とコンタクトを取るためのコンタクトホール２を形成する。つまり、コンタクトホール２の形成予定領域以外の部分にレジストを形成してエッチングを行い、コンタクトホール２を層間絶縁膜１に形成した後、レジストを除去する。そのコンタクトホール２内部と層間絶縁膜の表面上とに、図１（ｂ）に示す多層金属膜であるバリアメタル９と同様に、厚さ７ｎｍのＴｉ膜１１、厚さ１５ｎｍのＴｉＮ膜１２、厚さ１０ｎｍのＷ膜１３、表面の厚さ７ｎｍのＷＣ膜１４を順にＣＶＤ法により連続に形成する。さらに、図３（ａ）に示すように、スパッタ法により、バリアメタル９の上に少なくともＣｕを含む金属膜の一例のＣｕ膜１０を１．０μｍ形成する。この後、Ｃｕ膜４の表面にＸｅーＣｌエキシマレーザーを照射し、Ｃｕをコンタクトホール２内に埋込む。
【００３８】
続いて、第１の実施の形態とは異なり、図３（ｂ）に示すように、配線層形成予定領域に例えばレジストによるマスク１６を形成する。次に、マスク１６以外の領域のＣｕ膜１０と、図１（ｂ）中のＴｉ膜１１、ＴｉＮ膜１２、Ｗ膜１３、ＷＣ膜１４の４層からなるバリアメタル９とをＲＩＥによって除去する。従って、コンタクトホール２内部に、及びそのコンタクトホール２から層間絶縁膜１表面上に渡ってバリアメタル９ｃ、Ｃｕによる配線層１０ｂを形成する。続いて、図３（ｃ）に示すように、マスク１６を除去する。
【００３９】
さらに、上記の実施の形態の製造工程を繰り返してもよい。つまり、Ｃｕによる配線層１０ｂ（第２層の導電部）の上に層間絶縁膜を形成すると供に平坦化する。その配線層を第１のＣｕ配線層とし、その第１のＣｕ配線層の上部の層間絶縁膜にビアホールを形成する。その後、ビアホール内部及び層間絶縁膜の表面上に、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、ＷＣ膜の４層からなる多層金属膜のバリアメタルと供に、第２のＣｕ配線層（第３層の導電部）を形成する。以下同様に、第２のＣｕ配線層の上に、平坦化された層間絶縁膜、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、ＷＣ膜の４層からなるバリアメタルと供に、第３のＣｕ配線層（第４層の導電部）を形成してもよい。さらにその上に、平坦化された層間絶縁膜、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、ＷＣ膜の４層からなるバリアメタル、第４層のＣｕ配線層（第５層の導電部）を形成してもよい。この製造工程の最後にパッシベーション膜を形成する。
【００４０】
上記の第２の実施の形態においては、多層金属膜によるバリアメタル９のＷＣ膜１４がＣｕ配線層１０ｂと接するので、バリアメタル９とＣｕ配線層１０ｂとの濡れ性、アドヒージョンが向上し、従来の図４（ｂ）中のようなボイド５が生じない。また、樹脂モールドの際に複数の熱処理が行われる場合でも、従来の図５（ｃ）に示すような剥離８が生じない。従って、Ｃｕ配線層１０ｂの信頼性が向上する。
【００４１】
半導体装置の微細化の点から、第１、第２の実施の形態のコンタクトホール及びビアホール、つまりホールの幅を０．５μｍ以下にすることが多い。かつ、製造の容易さの点から、ホールの大きさは０．５〜０．４μｍ四方の大きさが好適である。
【００４２】
尚、第１、第２の実施の形態で、低誘電率の層間絶縁膜を用いてもよい。この場合、導電部相互間、つまり、配線層相互間及び素子と配線層との間の容量は低い値となり、従って、半導体装置の高速動作が疎外されない。この点で層間絶縁膜の比誘電率は３．９以下１以上が好適である。また、ホール、つまりコンタクトホール２やビアホールが０．５μｍ以下の幅の場合に有効である。
【００４３】
尚、層間絶縁膜とバリアメタルとの間に窒化シリコン（ＳｉＮ）膜があってもよい。
尚、第１、第２の実施の形態では、図１（ｂ）中のＷＣ膜１４をＣＶＤ法にて形成したが、Ｗ膜１３を形成後、炭素（以下、Ｃと記す）をイオン注入、熱処理を施すことによって、Ｗ膜の表面を炭化しＷＣ膜を形成してもよい。また、ＷＣターゲットのアルゴン（以下、Ａｒと記す）スパッタリングによってＷＣ膜を形成してもよい。あるいは、ＷターゲットのＡｒとＣＦ４ 等のＣを含んだガスとの混合ガスによる化成スパッタリングによって、ＷＣ膜を形成してもよい。または、Ｗ膜１３を形成後、Ｃを含むガスをプラズマ化させ、プラズマ炭化することによって、ＷＣ膜を形成してもよい。
【００４４】
また、第１、第２の実施の形態で用いたＣｕの熱処理は、ＸｅーＣｌエキシマレーザを用いたが、真空中、あるいはガスの中で、炉アニールやラビットサーマルアニールであってもよい。
【００４５】
【発明の効果】
以上説明したように、この発明によれば、信頼性の高い配線層を有する半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置を説明するための断面図。
【図２】本発明の第１の実施の形態に係る半導体装置を説明するための断面図。
【図３】本発明の第２の実施の形態に係る半導体装置を説明するための断面図。
【図４】従来の例の半導体装置を説明するための断面図。
【図５】従来の例の半導体装置を説明するための断面図。
【符号の説明】
１…層間絶縁膜、
２…ホール、
７…配線溝、
９、９ｂ、９ｃ…多層金属膜によるバリアメタル、
９ａ…バリアメタルの露出部分、
１０、１０ａ、１０ｂ…Ｃｕ膜、
１１…Ｔｉ膜、
１２…ＴｉＮ膜、
１３…Ｗ膜、
１４…ＷＣ膜。
【発明の属する技術分野】
この発明は、半導体装置に係り、特に配線層、バリアメタルを有する半導体装置の構造の改良に関する。
【０００２】
【従来の技術】
近年、特に超高速微細デバイスにおいて、配線の微細化に伴う配線層の抵抗値の増大、動作速度の低下が懸念されている。現在、主に使われているアルミニウム（以下、Ａｌと記す）合金より電気抵抗の低い銅（以下、Ｃｕと記す）による配線層の形成が試みられている。配線層の電気抵抗Ｒは、配線長Ｌ、配線層の断面積Ｓ、抵抗率ρによって次式で表される。
【０００３】
Ｒ＝ρＬ／Ｓ
抵抗率ρは配線層に使われる金属材料に固有のものであり、配線長Ｌと配線層の断面積Ｓは回路設計で決まる。
【０００４】
この時、抵抗率ρ、配線長Ｌはほぼ設計通りの値になる。しかし、断面積Ｓに関しては、特に、層間絶縁膜上の配線層と素子領域とを接続するコンタクトホール内の配線層部分や、多層の層間絶縁膜の間にある各配線層の相互間を接続する接続孔（以下、ビアホールと記す）内の配線層部分の断面積Ｓは、十分な広さにならない。これは、微細化の流れの中で、素子の動作マージンやデバイスユーザの使いかっての点から、電源電圧の低下が進まないことに起因している。つまり、絶縁耐圧の点から、層間絶縁膜の膜厚は殆ど薄くならない。その結果として、コンタクトホールまたはビアホール（以下、ホールと称す）の径の微細化は進むが、ホールの深さはあまり変わらない。つまり、ホールの深さのホール径に対する比、即ちアスペクト比の高いホールが形成されることになる。
【０００５】
この場合、ホール内の配線層の金属膜の形成は通常スパッタリングによって行われる。このため、高アスペクト比のホールについては金属膜のカバレジが特に悪く、このホール部分での配線層の断面積Ｓが低下してしまう。その結果として、配線層の電気抵抗Ｒが高くなる。このため、Ｃｕを使った低抵抗配線層の場合、ホール内の配線層の抵抗を低くすることが重要なポイントとなる。
【０００６】
このホール内の配線層の金属膜の形成には主に三つの方法がある。第１の方法は、ホール内の金属膜としてタングステン（以下、Ｗと記す）などの別の金属を埋め込む方法である。第２の方法は、ＣＶＤ法によりホールの内壁全体からＣｕ膜を成長させて成膜させる方法である。第３の方法は、スパッタ法でＣｕ膜を形成し、その後、熱処理によって、Ｃｕを流動させて、その結果、ホール内部を埋め込む方法である。
【０００７】
一方、Ｃｕを使った配線層を形成する技術として二つの方法がある。第１の方法は、上記の第２、第３の方法のようにホールを埋め込みかつ層間絶縁膜の表面上にＣｕを使った金属膜を形成し、続いて、不要なＣｕを使った金属膜をＲＩＥ等のエッチングによって除去し、配線層のパターンに加工する方法である。
【０００８】
第２の方法について説明する。Ｃｕを使った配線層を形成する前に、層間絶縁膜に配線層の形成予定領域の配線溝とホールとを形成する。続いて、Ｃｕを使った金属膜例えばＣｕ膜を形成し、配線溝及びホールの中に埋め込む。しかる後に、配線溝及びホール以外の部分の層間絶縁膜の表面上の余分なＣｕ膜を除去する。つまり、配線溝及びホール内部にのみＣｕを残して、配線層（以下、Ｃｕ埋込み配線層と記す）を形成する。
【０００９】
上述したようなＣｕを使った配線層を形成するためには、Ａｌ配線層の場合と同様に、Ｃｕが素子領域へ拡散することを防止するバリアメタルが必要である。つまり、Ｃｕを使った金属膜の成膜の前に、バリアメタルを成膜して、Ｃｕが下方の素子領域へ到達することを防ぐ必要がある。このバリアメタルとしては、現在チタン（以下、Ｔｉと記す）またはＴｉ合金等が検討されている。このような場合、ＴｉとＣｕとはその界面で合金を作ることがある。
【００１０】
次に、上述したＣｕを使った配線層を形成する場合の従来の例について説明する。図４、図５は従来の例の製造工程、その問題点を説明する断面図である。
周知のように、図示せぬシリコン基板上に素子または下層配線層を形成後、層間絶縁膜１を形成する。コンタクトホール内部の金属膜と接する素子の一部、あるいは下層配線層（以下、導電部と称す）の上部の層間絶縁膜１にコンタクトホールまたはビアホールであるホール２を形成する。尚、特に図示していないが、ホール２と同様に、ホール２の領域を含んで層間絶縁膜１の表面に配線溝を形成する。そのホール２、配線溝にＴｉ合金等のバリアメタル３を形成する。図４（ａ）に示すように、このバリアメタル３の上に、スパッタ法やＣＶＤ法でＣｕを使った金属膜の一例のＣｕ膜４を形成する。
【００１１】
図４（ａ）に示すように、ホール２内部または配線溝内部がＣｕで完全に満たされていない場合があるため、続いて、図５（ａ）に示すように、熱処理によってそのホール内部または配線溝内部をＣｕで完全に充填する必要がある。続いて、図５（ｂ）に示すように、化学機械研磨（以下、ＣＭＰと記す）等のポリッシング技術によって層間絶縁膜１の表面等の余剰のＣｕ膜４を除去する。以上の工程によって、ホール２内部及び配線溝内部のバリアメタル３、Ｃｕ埋込み配線層４ａが形成される。
【００１２】
【発明が解決しようとする課題】
しかしながら、上記のような半導体装置の配線層の製造工程については、下記のような問題がある。
問題点の第１の例では、図４（ａ）に示すように、バリアメタル３の表面がＣｕ膜４によって十分に覆われていない部分３ａが生じた場合、図４（ｂ）に示すように、熱処理後には、その部分にボイド５が残ることがある。この場合、接触不良が生じ、または、ホール２の部分のＣｕ膜４の抵抗が高くなる。従って、そのホール部分のＣｕ埋込み配線層の信頼性が低下するという問題がある。これは、熱処理によってＣｕの流動性が増した時に、バリアメタルの露出部分がＣｕ膜によって覆われることによって、Ｃｕ膜とバリアメタルとの界面に生じる界面エネルギーと、Ｃｕ膜の表面エネルギーと、バリアメタルの表面エネルギーとの総和が上昇してしまうためである。つまり、Ｃｕとバリアメタルの金属との濡れ性、密着性（以下、アドヒージョンと記す）が悪いためである。
【００１３】
次に、問題点の第２の例では、図５（ａ）に示すように、熱処理後、Ｃｕ膜によってホール２が十分に充填されている。しかし、その後、図５（ｂ）に示すように、ＣＭＰ等のポリッシング技術によって余剰のＣｕ膜４を除去して、Ｃｕ埋込み配線層４ａを形成した場合、ポリッシングの機械的作用によって、Ｃｕ埋込み配線層４ａとＴｉ合金等のバリアメタル３の間に剥離６が生じる。この剥離６は、Ｃｕ膜４とバリアメタル３のアドヒージョンが悪いために生じる。この場合も、上記の例と同様に、Ｃｕ埋込み配線層の信頼性が低下するという問題がある。
【００１４】
さらに、問題点の第３の例は、上記の工程を経て形成された半導体ペレットを樹脂モールドした後、Ｃｕ埋込み配線層４ａに剥離が生じる場合である。図５（ｃ）は、そのＣｕ埋込み配線層４ａを含む部分の図５（ｂ）中横方向と同じ方向の断面図である。実使用を想定した室温と１００℃前後との熱サイクルをかけることにより、図５（ｃ）に示すＣｕ埋込み層４ａとＴｉ合金等のバリアメタル３の間に剥離８が生じてしまう。この場合も、この剥離８はＣｕ埋込み層４ａとバリアメタル３のアドヒージョンが悪いために生じる。従って、上記の例と同様に、Ｃｕ埋込み配線層の信頼性が低下するという問題がある。
この発明の目的は、信頼性の高い配線層を有する半導体装置を提供することにある。
【００１５】
【課題を解決するための手段】
上記課題を解決し目的を達成するために、この発明の半導体装置においては以下の手段を講じた。
請求項１に記載した本発明の半導体装置は、半導体基板の上に設けられ、チタン膜、このチタン膜上に設けられた窒化チタン膜、この窒化チタン膜上に設けられたタングステン膜及びこのタングステン膜上に設けられた炭化タングステン膜を有する多層金属膜と、
前記多層金属膜の前記炭化タングステン膜に接しかつその上に設けられた銅を主成分とする金属膜とを備えている。
【００１６】
上記本発明の半導体装置においては、前記多層金属膜の炭化タングステン膜と銅を主成分とする金属膜とが接しているので、前記多層金属膜、前記金属膜相互間の濡れ性、アドヒージョンが向上する。従って、従来のようなボイドが生じない。また、樹脂モールドの際に複数の熱処理が行われる場合でも、従来のような剥離が生じない。結局、前記金属膜の信頼性が向上する。
【００１７】
請求項２に記載した本発明の半導体装置は、表面に導電部を有する半導体基板の全面に設けられた層間絶縁膜と、少なくとも一部が前記導電部の上部に前記層間絶縁膜を貫いて形成されたホールの内部の前記導電部に接して、かつ前記ホールが形成された領域を含んで前記層間絶縁膜の表面に形成された溝の内部及び前記ホール内部に設けられ、チタン膜、このチタン膜上に設けられた窒化チタン膜、この窒化チタン膜上に設けられたタングステン膜及びこのタングステン膜上に設けられた炭化タングステン膜を有する多層金属膜と、前記多層金属膜に接しかつその上に設けられ、かつ前記ホール内部と前記溝内部とを埋めて設けられた銅を主成分とする金属膜とを備えている。
【００１８】
上記本発明の半導体装置においては、前記多層金属膜の炭化タングステン膜と銅を主成分とする金属膜とが接しているので、前記多層金属膜、前記金属膜相互間の濡れ性、アドヒージョンが向上する。従って、従来のようなボイドが生じない。また、ＣＭＰ工程で前記多層金属膜、前記金属膜に機械的な力が加わった場合でも、従来のような剥離が生じない。さらに、樹脂モールドの際に複数の熱処理が行われる場合でも、従来のような剥離が生じない。結局、前記金属膜の信頼性が向上する。
【００１９】
請求項３に記載した本発明の半導体装置は、表面に導電部を有する半導体基板の全面に設けられた層間絶縁膜と、少なくとも一部が前記導電部の上部に前記層間絶縁膜を貫いて形成されたホールの内部の前記導電部に接して、かつそのホール内部から前記層間絶縁膜の上に達して設けられ、チタン膜、このチタン膜上に設けられた窒化チタン膜、この窒化チタン膜上に設けられたタングステン膜及びこのタングステン膜上に設けられた炭化タングステン膜を有する多層金属膜と、前記多層金属膜に接しかつその上に設けられ、及び前記ホール内部を埋めてかつ前記ホールから前記層間絶縁膜の上に達して設けられた銅を主成分とする金属膜とを備えている。
【００２０】
上記本発明の半導体装置においては、前記多層金属膜の炭化タングステン膜と銅を主成分とする第２の金属膜とが接してるので、前記多層金属膜、前記金属膜相互間の濡れ性、アドヒージョンが向上する。従って、従来のようなボイドが生じない。また、樹脂モールドの際に複数の熱処理が行われる場合でも、従来のような剥離が生じない。結局、前記金属膜の信頼性が向上する。
【００２２】
上記本発明の半導体装置においては、前記多層金属膜の前記チタン膜、前記窒化チタン膜が前記半導体基板または前記導電部と前記金属膜との間にあり、また、前記炭化タングステン膜が前記金属膜に接しているので、前記金属膜に含まれる銅は前記半導体基板または前記導電部に拡散せず、かつ、前記多層金属膜、前記金属膜相互間の濡れ性、アドヒージョンが向上する。従って、前記金属膜の信頼性が向上する。
【００２３】
さらに、請求項１ないし３のいずれか１つの項において、前記金属膜は銅からなっている。
上記本発明の半導体装置においては、前記金属膜が銅であるので、その抵抗値が容易に小さくなり、また、その信頼性が向上する。
【００２４】
また、請求項５に示すように、前記層間絶縁膜の比誘電率は３．９以下１以上となっている。
上記本発明の半導体装置においては、前記層間絶縁膜の比誘電率が比較的小さいので、前記半導体基板または前記導電部と前記金属膜との間の容量が比較的小さくなり、高速動作が疎外されない。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。尚、図４、図５と同一部分には同一符号を付している。
（第１の実施の形態）
図１（ａ）、図２（ａ）（ｂ）は、本発明の第１の実施の形態の構成を説明するための製造工程を示す断面図である。図１（ｂ）は図１の一部の拡大図である。
【００２８】
第１の実施の形態の構成をその製造工程と供に説明する。周知のシリコン基板上に素子を形成後、層間絶縁膜１を１．５μｍ形成し、平坦化する。その後、フォトエッチングプロセス（以下、ＰＥＰ工程と記す）により、素子のうちの接続部分（第１層の導電部）の上部に０．５μｍ四方のコンタクトホール２を形成する。つまり、コンタクトホール２の形成予定領域以外の部分にフォトレジストを形成して、エッチングによってコンタクトホール２を形成し、続いて、フォトレジストを除去する。さらに、コンタクトホール２を含む配線層形成予定領域にＰＥＰ工程により０．６μｍ幅（図１（ａ）中の横方向）で、深さ０．３μｍ（図１（ａ）中の縦方向）の配線溝７を形成する。
【００２９】
続いて、第１層の導電部に接し、かつコンタクトホール２の内部、配線溝７の内部、及び層間絶縁膜１の表面上に、後述する多層金属膜によるバリアメタル９を形成する。このバリアメタル９の表面は炭化タングステンとなっている。さらに、図１（ａ）に示すように、このバリアメタル９の上に、少なくともＣｕを主成分とする金属膜、例えばＣｕ膜１０を真空中でのスパッタリングによって０．４μｍの厚さに形成する。
【００３０】
図１（ｂ）に示すように、上記のバリアメアル９は、厚さ７ｎｍのＴｉ膜１１、厚さ１５ｎｍの窒化チタン（以下、ＴｉＮと記す）膜１２、厚さ１０ｎｍのタングステン（以下、Ｗと記す）膜１３、Ｃｕ膜１０に接する厚さ７ｎｍの炭化タングステン（以下、ＷＣと記す）膜１４をＣＶＤ法によって真空中で連続に形成したものである。
【００３１】
このような微細なコンタクトホールへのＣｕ膜１０のスパッタリングによるデポジションによっては、ホール内壁に対して十分なカバレジが得られない。つまり、Ｃｕ膜１０はホール内に十分に充填されていない。従って、部分的にＣｕ膜１０の下地であるＷＣ膜１４が露出しているところ９ａがある。
【００３２】
続いて、熱処理を行う。つまり、Ｃｕ膜１０の表面からＸｅーＣｌエキシマレーザ光を照射し、瞬間的にＣｕを溶融させる。そして、図２（ａ）に示すように、コンタクトホール２内、及び配線溝７内にＣｕを埋め込む。この場合、ＷＣとＣｕとの濡れ性が極めてよいため、Ｃｕの拡張濡れが起こり、コンタクトホール２内壁がすべてＣｕ膜で覆われる。つまり、ＣｕとＷＣとが密着することによって、その系全体のエネルギーが低くなる。従って、図１（ａ）中のように残っていたボイド１５によるＣｕ膜の表面積が最小となるように変化する。すなわち、ボイド１５が消滅することによって、ホール内のＣｕ膜の表面エネルギーは最小あるいは０となり、従って、系全体のエネルギーはほぼ最小となる。また、ＷＣとＣｕとは合金を作りにくい。
【００３３】
続いて、図２（ｂ）に示すように、ＣＭＰによって、コンタクトホール２内部及び配線溝７内部以外のＣｕ膜４を除去すると同時に、その除去するＣｕ膜４及び層間絶縁膜１相互間に形成されたＴｉ膜、ＴｉＮ膜、Ｗ膜、ＷＣ膜の４層からなる多層金属膜のバリアメタル９を除去する。つまり、コンタクトホール２内部及び配線溝７内部のバリアメタル９ｂ、Ｃｕ埋込み配線層１０ａのみを残す。
【００３４】
また、特に図示していないが、上記の実施の形態の製造工程を繰り返してもよい。つまり、上記のようにして形成された第１層のＣｕ埋込み配線層１０ａ（第２層の導電部）の上に再びＣＶＤ法によって層間絶縁膜を形成して平坦化する。そして、上記のＣｕ埋込み配線層１０ａの上部の層間絶縁膜にビアホール、及び層間絶縁膜の表面に配線溝を形成する。そのビアホール内部及び配線溝内部にＴｉ膜、ＴｉＮ膜、Ｗ膜、ＷＣ膜からなる多層金属膜によるバリアメタル、第２層のＣｕ埋込み配線層（第３層の導電部）を形成する。さらに、同様に、第２層の埋込み配線層の上に、平坦化された層間絶縁膜、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、ＷＣ膜からなるバリアメタル、第３層のＣｕ埋込み配線層（第４層の導電部）を形成してもよい。さらに、その上に、平坦化された層間絶縁膜、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、ＷＣ膜からなるバリアメタル、第４層のＣｕ埋込み配線層（第５層の導電部）を形成してもよい。その後、周知のようにパッシベーション膜を形成する。
【００３５】
上記の第１の実施の形態においては、多層金属膜であるバリアメタル９のＷＣ膜１４がＣｕ埋込み配線層１０ａと接するので、バリアメタル９とＣｕ埋込み配線層１０ａとの濡れ性、アドヒージョンが向上し、従来のような図４（ｂ）中のボイド５が生じない。また、ＣＭＰ工程で、Ｃｕ埋込み配線層１０ａ及びバリアメタル９ｂに機械的な力が加わった場合でも、従来のように図５（ｂ）中の剥離６が生じない。また、樹脂モールドの際に複数の熱処理が行われる場合でも、従来の図５（ｃ）に示すような剥離８が生じない。従って、Ｃｕ埋込み配線層１０ａの信頼性が向上する。
（第２の実施の形態）
図３（ａ）〜（ｃ）は、第２の実施の形態の構成を説明するための製造工程を示す断面図である。
【００３６】
第２の実施の形態の構成をその製造工程と供に説明する。Ｃｕ膜１０の熱処理の工程までは第１の実施と同様であり、異なるのは、その後の配線層のパターン形成の工程以後である。
【００３７】
つまり、第１の実施の形態と同様に、シリコン基板上に素子を形成後、層間絶縁膜１を１．５μｍ形成し、平坦化を行う。続いて、ＰＥＰ工程によって、基板上の素子のうちの接続部分（第１層の導電部）とコンタクトを取るためのコンタクトホール２を形成する。つまり、コンタクトホール２の形成予定領域以外の部分にレジストを形成してエッチングを行い、コンタクトホール２を層間絶縁膜１に形成した後、レジストを除去する。そのコンタクトホール２内部と層間絶縁膜の表面上とに、図１（ｂ）に示す多層金属膜であるバリアメタル９と同様に、厚さ７ｎｍのＴｉ膜１１、厚さ１５ｎｍのＴｉＮ膜１２、厚さ１０ｎｍのＷ膜１３、表面の厚さ７ｎｍのＷＣ膜１４を順にＣＶＤ法により連続に形成する。さらに、図３（ａ）に示すように、スパッタ法により、バリアメタル９の上に少なくともＣｕを含む金属膜の一例のＣｕ膜１０を１．０μｍ形成する。この後、Ｃｕ膜４の表面にＸｅーＣｌエキシマレーザーを照射し、Ｃｕをコンタクトホール２内に埋込む。
【００３８】
続いて、第１の実施の形態とは異なり、図３（ｂ）に示すように、配線層形成予定領域に例えばレジストによるマスク１６を形成する。次に、マスク１６以外の領域のＣｕ膜１０と、図１（ｂ）中のＴｉ膜１１、ＴｉＮ膜１２、Ｗ膜１３、ＷＣ膜１４の４層からなるバリアメタル９とをＲＩＥによって除去する。従って、コンタクトホール２内部に、及びそのコンタクトホール２から層間絶縁膜１表面上に渡ってバリアメタル９ｃ、Ｃｕによる配線層１０ｂを形成する。続いて、図３（ｃ）に示すように、マスク１６を除去する。
【００３９】
さらに、上記の実施の形態の製造工程を繰り返してもよい。つまり、Ｃｕによる配線層１０ｂ（第２層の導電部）の上に層間絶縁膜を形成すると供に平坦化する。その配線層を第１のＣｕ配線層とし、その第１のＣｕ配線層の上部の層間絶縁膜にビアホールを形成する。その後、ビアホール内部及び層間絶縁膜の表面上に、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、ＷＣ膜の４層からなる多層金属膜のバリアメタルと供に、第２のＣｕ配線層（第３層の導電部）を形成する。以下同様に、第２のＣｕ配線層の上に、平坦化された層間絶縁膜、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、ＷＣ膜の４層からなるバリアメタルと供に、第３のＣｕ配線層（第４層の導電部）を形成してもよい。さらにその上に、平坦化された層間絶縁膜、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、ＷＣ膜の４層からなるバリアメタル、第４層のＣｕ配線層（第５層の導電部）を形成してもよい。この製造工程の最後にパッシベーション膜を形成する。
【００４０】
上記の第２の実施の形態においては、多層金属膜によるバリアメタル９のＷＣ膜１４がＣｕ配線層１０ｂと接するので、バリアメタル９とＣｕ配線層１０ｂとの濡れ性、アドヒージョンが向上し、従来の図４（ｂ）中のようなボイド５が生じない。また、樹脂モールドの際に複数の熱処理が行われる場合でも、従来の図５（ｃ）に示すような剥離８が生じない。従って、Ｃｕ配線層１０ｂの信頼性が向上する。
【００４１】
半導体装置の微細化の点から、第１、第２の実施の形態のコンタクトホール及びビアホール、つまりホールの幅を０．５μｍ以下にすることが多い。かつ、製造の容易さの点から、ホールの大きさは０．５〜０．４μｍ四方の大きさが好適である。
【００４２】
尚、第１、第２の実施の形態で、低誘電率の層間絶縁膜を用いてもよい。この場合、導電部相互間、つまり、配線層相互間及び素子と配線層との間の容量は低い値となり、従って、半導体装置の高速動作が疎外されない。この点で層間絶縁膜の比誘電率は３．９以下１以上が好適である。また、ホール、つまりコンタクトホール２やビアホールが０．５μｍ以下の幅の場合に有効である。
【００４３】
尚、層間絶縁膜とバリアメタルとの間に窒化シリコン（ＳｉＮ）膜があってもよい。
尚、第１、第２の実施の形態では、図１（ｂ）中のＷＣ膜１４をＣＶＤ法にて形成したが、Ｗ膜１３を形成後、炭素（以下、Ｃと記す）をイオン注入、熱処理を施すことによって、Ｗ膜の表面を炭化しＷＣ膜を形成してもよい。また、ＷＣターゲットのアルゴン（以下、Ａｒと記す）スパッタリングによってＷＣ膜を形成してもよい。あるいは、ＷターゲットのＡｒとＣＦ４ 等のＣを含んだガスとの混合ガスによる化成スパッタリングによって、ＷＣ膜を形成してもよい。または、Ｗ膜１３を形成後、Ｃを含むガスをプラズマ化させ、プラズマ炭化することによって、ＷＣ膜を形成してもよい。
【００４４】
また、第１、第２の実施の形態で用いたＣｕの熱処理は、ＸｅーＣｌエキシマレーザを用いたが、真空中、あるいはガスの中で、炉アニールやラビットサーマルアニールであってもよい。
【００４５】
【発明の効果】
以上説明したように、この発明によれば、信頼性の高い配線層を有する半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置を説明するための断面図。
【図２】本発明の第１の実施の形態に係る半導体装置を説明するための断面図。
【図３】本発明の第２の実施の形態に係る半導体装置を説明するための断面図。
【図４】従来の例の半導体装置を説明するための断面図。
【図５】従来の例の半導体装置を説明するための断面図。
【符号の説明】
１…層間絶縁膜、
２…ホール、
７…配線溝、
９、９ｂ、９ｃ…多層金属膜によるバリアメタル、
９ａ…バリアメタルの露出部分、
１０、１０ａ、１０ｂ…Ｃｕ膜、
１１…Ｔｉ膜、
１２…ＴｉＮ膜、
１３…Ｗ膜、
１４…ＷＣ膜。
Claims (5)
- 半導体基板の上に設けられ、チタン膜、このチタン膜上に設けられた窒化チタン膜、この窒化チタン膜上に設けられたタングステン膜及びこのタングステン膜上に設けられた炭化タングステン膜を有する多層金属膜と、
前記多層金属膜の前記炭化タングステン膜に接しかつその上に設けられた銅を主成分とする金属膜と
を備えたことを特徴とする半導体装置。 - 表面に導電部を有する半導体基板の全面に設けられた層間絶縁膜と、
少なくとも一部が前記導電部の上部に前記層間絶縁膜を貫いて形成されたホールの内部の前記導電部に接して、かつ前記ホールが形成された領域を含んで前記層間絶縁膜の表面に形成された溝の内部及び前記ホール内部に設けられ、チタン膜、このチタン膜上に設けられた窒化チタン膜、この窒化チタン膜上に設けられたタングステン膜及びこのタングステン膜上に設けられた炭化タングステン膜を有する多層金属膜と、
前記多層金属膜に接しかつその上に設けられ、かつ前記ホール内部と前記溝内部とを埋めて設けられた銅を主成分とする金属膜と
を備えたことを特徴とする半導体装置。 - 表面に導電部を有する半導体基板の全面に設けられた層間絶縁膜と、
少なくとも一部が前記導電部の上部に前記層間絶縁膜を貫いて形成されたホールの内部の前記導電部に接して、かつそのホール内部から前記層間絶縁膜の上に達して設けられ、チタン膜、このチタン膜上に設けられた窒化チタン膜、この窒化チタン膜上に設けられたタングステン膜及びこのタングステン膜上に設けられた炭化タングステン膜を有する多層金属膜と、
前記多層金属膜に接しかつその上に設けられ、及び前記ホール内部を埋めてかつ前記ホールから前記層間絶縁膜の上に達して設けられた銅を主成分とする金属膜と
を備えたことを特徴とする半導体装置。 - 前記金属膜は銅からなることを特徴とする請求項１ないし３いずれか１つの項に記載の半導体装置。
- 前記層間絶縁膜の比誘電率は３．９以下１以上であることを特徴とする請求項２または請求項３に記載の半導体装置。
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| JPS6373660A (ja) | 1986-09-17 | 1988-04-04 | Fujitsu Ltd | 半導体装置 |
| EP0261846B1 (en) * | 1986-09-17 | 1992-12-02 | Fujitsu Limited | Method of forming a metallization film containing copper on the surface of a semiconductor device |
| US5143867A (en) | 1991-02-13 | 1992-09-01 | International Business Machines Corporation | Method for depositing interconnection metallurgy using low temperature alloy processes |
| JPH05102152A (ja) | 1991-10-11 | 1993-04-23 | Sony Corp | 半導体装置 |
| JP3332456B2 (ja) * | 1992-03-24 | 2002-10-07 | 株式会社東芝 | 半導体装置の製造方法及び半導体装置 |
| US5391517A (en) * | 1993-09-13 | 1995-02-21 | Motorola Inc. | Process for forming copper interconnect structure |
| EP0915501B1 (en) | 1994-08-05 | 2003-02-26 | International Business Machines Corporation | Method of forming a damascene structure with WGe polishing stop |
| US5654232A (en) * | 1994-08-24 | 1997-08-05 | Intel Corporation | Wetting layer sidewalls to promote copper reflow into grooves |
| US5656858A (en) | 1994-10-19 | 1997-08-12 | Nippondenso Co., Ltd. | Semiconductor device with bump structure |
| JP2728025B2 (ja) | 1995-04-13 | 1998-03-18 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5714418A (en) | 1995-11-08 | 1998-02-03 | Intel Corporation | Diffusion barrier for electrical interconnects in an integrated circuit |
| US6380627B1 (en) | 1998-06-26 | 2002-04-30 | The Regents Of The University Of California | Low resistance barrier layer for isolating, adhering, and passivating copper metal in semiconductor fabrication |
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