JP3583562B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体装置に係り、特に配線層、バリアメタルを有する半導体装置の構造の改良に関する。
【0002】
【従来の技術】
近年、特に超高速微細デバイスにおいて、配線の微細化に伴う配線層の抵抗値の増大、動作速度の低下が懸念されている。現在、主に使われているアルミニウム(以下、Alと記す)合金より電気抵抗の低い銅(以下、Cuと記す)による配線層の形成が試みられている。配線層の電気抵抗Rは、配線長L、配線層の断面積S、抵抗率ρによって次式で表される。
【0003】
R=ρL/S
抵抗率ρは配線層に使われる金属材料に固有のものであり、配線長Lと配線層の断面積Sは回路設計で決まる。
【0004】
この時、抵抗率ρ、配線長Lはほぼ設計通りの値になる。しかし、断面積Sに関しては、特に、層間絶縁膜上の配線層と素子領域とを接続するコンタクトホール内の配線層部分や、多層の層間絶縁膜の間にある各配線層の相互間を接続する接続孔(以下、ビアホールと記す)内の配線層部分の断面積Sは、十分な広さにならない。これは、微細化の流れの中で、素子の動作マージンやデバイスユーザの使いかっての点から、電源電圧の低下が進まないことに起因している。つまり、絶縁耐圧の点から、層間絶縁膜の膜厚は殆ど薄くならない。その結果として、コンタクトホールまたはビアホール(以下、ホールと称す)の径の微細化は進むが、ホールの深さはあまり変わらない。つまり、ホールの深さのホール径に対する比、即ちアスペクト比の高いホールが形成されることになる。
【0005】
この場合、ホール内の配線層の金属膜の形成は通常スパッタリングによって行われる。このため、高アスペクト比のホールについては金属膜のカバレジが特に悪く、このホール部分での配線層の断面積Sが低下してしまう。その結果として、配線層の電気抵抗Rが高くなる。このため、Cuを使った低抵抗配線層の場合、ホール内の配線層の抵抗を低くすることが重要なポイントとなる。
【0006】
このホール内の配線層の金属膜の形成には主に三つの方法がある。第1の方法は、ホール内の金属膜としてタングステン(以下、Wと記す)などの別の金属を埋め込む方法である。第2の方法は、CVD法によりホールの内壁全体からCu膜を成長させて成膜させる方法である。第3の方法は、スパッタ法でCu膜を形成し、その後、熱処理によって、Cuを流動させて、その結果、ホール内部を埋め込む方法である。
【0007】
一方、Cuを使った配線層を形成する技術として二つの方法がある。第1の方法は、上記の第2、第3の方法のようにホールを埋め込みかつ層間絶縁膜の表面上にCuを使った金属膜を形成し、続いて、不要なCuを使った金属膜をRIE等のエッチングによって除去し、配線層のパターンに加工する方法である。
【0008】
第2の方法について説明する。Cuを使った配線層を形成する前に、層間絶縁膜に配線層の形成予定領域の配線溝とホールとを形成する。続いて、Cuを使った金属膜例えばCu膜を形成し、配線溝及びホールの中に埋め込む。しかる後に、配線溝及びホール以外の部分の層間絶縁膜の表面上の余分なCu膜を除去する。つまり、配線溝及びホール内部にのみCuを残して、配線層(以下、Cu埋込み配線層と記す)を形成する。
【0009】
上述したようなCuを使った配線層を形成するためには、Al配線層の場合と同様に、Cuが素子領域へ拡散することを防止するバリアメタルが必要である。つまり、Cuを使った金属膜の成膜の前に、バリアメタルを成膜して、Cuが下方の素子領域へ到達することを防ぐ必要がある。このバリアメタルとしては、現在チタン(以下、Tiと記す)またはTi合金等が検討されている。このような場合、TiとCuとはその界面で合金を作ることがある。
【0010】
次に、上述したCuを使った配線層を形成する場合の従来の例について説明する。図4、図5は従来の例の製造工程、その問題点を説明する断面図である。
周知のように、図示せぬシリコン基板上に素子または下層配線層を形成後、層間絶縁膜1を形成する。コンタクトホール内部の金属膜と接する素子の一部、あるいは下層配線層(以下、導電部と称す)の上部の層間絶縁膜1にコンタクトホールまたはビアホールであるホール2を形成する。尚、特に図示していないが、ホール2と同様に、ホール2の領域を含んで層間絶縁膜1の表面に配線溝を形成する。そのホール2、配線溝にTi合金等のバリアメタル3を形成する。図4(a)に示すように、このバリアメタル3の上に、スパッタ法やCVD法でCuを使った金属膜の一例のCu膜4を形成する。
【0011】
図4(a)に示すように、ホール2内部または配線溝内部がCuで完全に満たされていない場合があるため、続いて、図5(a)に示すように、熱処理によってそのホール内部または配線溝内部をCuで完全に充填する必要がある。続いて、図5(b)に示すように、化学機械研磨(以下、CMPと記す)等のポリッシング技術によって層間絶縁膜1の表面等の余剰のCu膜4を除去する。以上の工程によって、ホール2内部及び配線溝内部のバリアメタル3、Cu埋込み配線層4aが形成される。
【0012】
【発明が解決しようとする課題】
しかしながら、上記のような半導体装置の配線層の製造工程については、下記のような問題がある。
問題点の第1の例では、図4(a)に示すように、バリアメタル3の表面がCu膜4によって十分に覆われていない部分3aが生じた場合、図4(b)に示すように、熱処理後には、その部分にボイド5が残ることがある。この場合、接触不良が生じ、または、ホール2の部分のCu膜4の抵抗が高くなる。従って、そのホール部分のCu埋込み配線層の信頼性が低下するという問題がある。これは、熱処理によってCuの流動性が増した時に、バリアメタルの露出部分がCu膜によって覆われることによって、Cu膜とバリアメタルとの界面に生じる界面エネルギーと、Cu膜の表面エネルギーと、バリアメタルの表面エネルギーとの総和が上昇してしまうためである。つまり、Cuとバリアメタルの金属との濡れ性、密着性(以下、アドヒージョンと記す)が悪いためである。
【0013】
次に、問題点の第2の例では、図5(a)に示すように、熱処理後、Cu膜によってホール2が十分に充填されている。しかし、その後、図5(b)に示すように、CMP等のポリッシング技術によって余剰のCu膜4を除去して、Cu埋込み配線層4aを形成した場合、ポリッシングの機械的作用によって、Cu埋込み配線層4aとTi合金等のバリアメタル3の間に剥離6が生じる。この剥離6は、Cu膜4とバリアメタル3のアドヒージョンが悪いために生じる。この場合も、上記の例と同様に、Cu埋込み配線層の信頼性が低下するという問題がある。
【0014】
さらに、問題点の第3の例は、上記の工程を経て形成された半導体ペレットを樹脂モールドした後、Cu埋込み配線層4aに剥離が生じる場合である。図5(c)は、そのCu埋込み配線層4aを含む部分の図5(b)中横方向と同じ方向の断面図である。実使用を想定した室温と100℃前後との熱サイクルをかけることにより、図5(c)に示すCu埋込み層4aとTi合金等のバリアメタル3の間に剥離8が生じてしまう。この場合も、この剥離8はCu埋込み層4aとバリアメタル3のアドヒージョンが悪いために生じる。従って、上記の例と同様に、Cu埋込み配線層の信頼性が低下するという問題がある。
この発明の目的は、信頼性の高い配線層を有する半導体装置を提供することにある。
【0015】
【課題を解決するための手段】
上記課題を解決し目的を達成するために、この発明の半導体装置においては以下の手段を講じた。
請求項1に記載した本発明の半導体装置は、半導体基板の上に設けられ、チタン膜、このチタン膜上に設けられた窒化チタン膜、この窒化チタン膜上に設けられたタングステン膜及びこのタングステン膜上に設けられた炭化タングステン膜を有する多層金属膜と、
前記多層金属膜の前記炭化タングステン膜に接しかつその上に設けられた銅を主成分とする金属膜とを備えている。
【0016】
上記本発明の半導体装置においては、前記多層金属膜の炭化タングステン膜と銅を主成分とする金属膜とが接しているので、前記多層金属膜、前記金属膜相互間の濡れ性、アドヒージョンが向上する。従って、従来のようなボイドが生じない。また、樹脂モールドの際に複数の熱処理が行われる場合でも、従来のような剥離が生じない。結局、前記金属膜の信頼性が向上する。
【0017】
請求項2に記載した本発明の半導体装置は、表面に導電部を有する半導体基板の全面に設けられた層間絶縁膜と、少なくとも一部が前記導電部の上部に前記層間絶縁膜を貫いて形成されたホールの内部の前記導電部に接して、かつ前記ホールが形成された領域を含んで前記層間絶縁膜の表面に形成された溝の内部及び前記ホール内部に設けられ、チタン膜、このチタン膜上に設けられた窒化チタン膜、この窒化チタン膜上に設けられたタングステン膜及びこのタングステン膜上に設けられた炭化タングステン膜を有する多層金属膜と、前記多層金属膜に接しかつその上に設けられ、かつ前記ホール内部と前記溝内部とを埋めて設けられた銅を主成分とする金属膜とを備えている。
【0018】
上記本発明の半導体装置においては、前記多層金属膜の炭化タングステン膜と銅を主成分とする金属膜とが接しているので、前記多層金属膜、前記金属膜相互間の濡れ性、アドヒージョンが向上する。従って、従来のようなボイドが生じない。また、CMP工程で前記多層金属膜、前記金属膜に機械的な力が加わった場合でも、従来のような剥離が生じない。さらに、樹脂モールドの際に複数の熱処理が行われる場合でも、従来のような剥離が生じない。結局、前記金属膜の信頼性が向上する。
【0019】
請求項3に記載した本発明の半導体装置は、表面に導電部を有する半導体基板の全面に設けられた層間絶縁膜と、少なくとも一部が前記導電部の上部に前記層間絶縁膜を貫いて形成されたホールの内部の前記導電部に接して、かつそのホール内部から前記層間絶縁膜の上に達して設けられ、チタン膜、このチタン膜上に設けられた窒化チタン膜、この窒化チタン膜上に設けられたタングステン膜及びこのタングステン膜上に設けられた炭化タングステン膜を有する多層金属膜と、前記多層金属膜に接しかつその上に設けられ、及び前記ホール内部を埋めてかつ前記ホールから前記層間絶縁膜の上に達して設けられた銅を主成分とする金属膜とを備えている。
【0020】
上記本発明の半導体装置においては、前記多層金属膜の炭化タングステン膜と銅を主成分とする第2の金属膜とが接してるので、前記多層金属膜、前記金属膜相互間の濡れ性、アドヒージョンが向上する。従って、従来のようなボイドが生じない。また、樹脂モールドの際に複数の熱処理が行われる場合でも、従来のような剥離が生じない。結局、前記金属膜の信頼性が向上する。
【0022】
上記本発明の半導体装置においては、前記多層金属膜の前記チタン膜、前記窒化チタン膜が前記半導体基板または前記導電部と前記金属膜との間にあり、また、前記炭化タングステン膜が前記金属膜に接しているので、前記金属膜に含まれる銅は前記半導体基板または前記導電部に拡散せず、かつ、前記多層金属膜、前記金属膜相互間の濡れ性、アドヒージョンが向上する。従って、前記金属膜の信頼性が向上する。
【0023】
さらに、請求項1ないし3のいずれか1つの項において、前記金属膜は銅からなっている。
上記本発明の半導体装置においては、前記金属膜が銅であるので、その抵抗値が容易に小さくなり、また、その信頼性が向上する。
【0024】
また、請求項5に示すように、前記層間絶縁膜の比誘電率は3.9以下1以上となっている。
上記本発明の半導体装置においては、前記層間絶縁膜の比誘電率が比較的小さいので、前記半導体基板または前記導電部と前記金属膜との間の容量が比較的小さくなり、高速動作が疎外されない。
【0027】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。尚、図4、図5と同一部分には同一符号を付している。
(第1の実施の形態)
図1(a)、図2(a)(b)は、本発明の第1の実施の形態の構成を説明するための製造工程を示す断面図である。図1(b)は図1の一部の拡大図である。
【0028】
第1の実施の形態の構成をその製造工程と供に説明する。周知のシリコン基板上に素子を形成後、層間絶縁膜1を1.5μm形成し、平坦化する。その後、フォトエッチングプロセス(以下、PEP工程と記す)により、素子のうちの接続部分(第1層の導電部)の上部に0.5μm四方のコンタクトホール2を形成する。つまり、コンタクトホール2の形成予定領域以外の部分にフォトレジストを形成して、エッチングによってコンタクトホール2を形成し、続いて、フォトレジストを除去する。さらに、コンタクトホール2を含む配線層形成予定領域にPEP工程により0.6μm幅(図1(a)中の横方向)で、深さ0.3μm(図1(a)中の縦方向)の配線溝7を形成する。
【0029】
続いて、第1層の導電部に接し、かつコンタクトホール2の内部、配線溝7の内部、及び層間絶縁膜1の表面上に、後述する多層金属膜によるバリアメタル9を形成する。このバリアメタル9の表面は炭化タングステンとなっている。さらに、図1(a)に示すように、このバリアメタル9の上に、少なくともCuを主成分とする金属膜、例えばCu膜10を真空中でのスパッタリングによって0.4μmの厚さに形成する。
【0030】
図1(b)に示すように、上記のバリアメアル9は、厚さ7nmのTi膜11、厚さ15nmの窒化チタン(以下、TiNと記す)膜12、厚さ10nmのタングステン(以下、Wと記す)膜13、Cu膜10に接する厚さ7nmの炭化タングステン(以下、WCと記す)膜14をCVD法によって真空中で連続に形成したものである。
【0031】
このような微細なコンタクトホールへのCu膜10のスパッタリングによるデポジションによっては、ホール内壁に対して十分なカバレジが得られない。つまり、Cu膜10はホール内に十分に充填されていない。従って、部分的にCu膜10の下地であるWC膜14が露出しているところ9aがある。
【0032】
続いて、熱処理を行う。つまり、Cu膜10の表面からXeーClエキシマレーザ光を照射し、瞬間的にCuを溶融させる。そして、図2(a)に示すように、コンタクトホール2内、及び配線溝7内にCuを埋め込む。この場合、WCとCuとの濡れ性が極めてよいため、Cuの拡張濡れが起こり、コンタクトホール2内壁がすべてCu膜で覆われる。つまり、CuとWCとが密着することによって、その系全体のエネルギーが低くなる。従って、図1(a)中のように残っていたボイド15によるCu膜の表面積が最小となるように変化する。すなわち、ボイド15が消滅することによって、ホール内のCu膜の表面エネルギーは最小あるいは0となり、従って、系全体のエネルギーはほぼ最小となる。また、WCとCuとは合金を作りにくい。
【0033】
続いて、図2(b)に示すように、CMPによって、コンタクトホール2内部及び配線溝7内部以外のCu膜4を除去すると同時に、その除去するCu膜4及び層間絶縁膜1相互間に形成されたTi膜、TiN膜、W膜、WC膜の4層からなる多層金属膜のバリアメタル9を除去する。つまり、コンタクトホール2内部及び配線溝7内部のバリアメタル9b、Cu埋込み配線層10aのみを残す。
【0034】
また、特に図示していないが、上記の実施の形態の製造工程を繰り返してもよい。つまり、上記のようにして形成された第1層のCu埋込み配線層10a(第2層の導電部)の上に再びCVD法によって層間絶縁膜を形成して平坦化する。そして、上記のCu埋込み配線層10aの上部の層間絶縁膜にビアホール、及び層間絶縁膜の表面に配線溝を形成する。そのビアホール内部及び配線溝内部にTi膜、TiN膜、W膜、WC膜からなる多層金属膜によるバリアメタル、第2層のCu埋込み配線層(第3層の導電部)を形成する。さらに、同様に、第2層の埋込み配線層の上に、平坦化された層間絶縁膜、Ti膜、TiN膜、W膜、WC膜からなるバリアメタル、第3層のCu埋込み配線層(第4層の導電部)を形成してもよい。さらに、その上に、平坦化された層間絶縁膜、Ti膜、TiN膜、W膜、WC膜からなるバリアメタル、第4層のCu埋込み配線層(第5層の導電部)を形成してもよい。その後、周知のようにパッシベーション膜を形成する。
【0035】
上記の第1の実施の形態においては、多層金属膜であるバリアメタル9のWC膜14がCu埋込み配線層10aと接するので、バリアメタル9とCu埋込み配線層10aとの濡れ性、アドヒージョンが向上し、従来のような図4(b)中のボイド5が生じない。また、CMP工程で、Cu埋込み配線層10a及びバリアメタル9bに機械的な力が加わった場合でも、従来のように図5(b)中の剥離6が生じない。また、樹脂モールドの際に複数の熱処理が行われる場合でも、従来の図5(c)に示すような剥離8が生じない。従って、Cu埋込み配線層10aの信頼性が向上する。
(第2の実施の形態)
図3(a)〜(c)は、第2の実施の形態の構成を説明するための製造工程を示す断面図である。
【0036】
第2の実施の形態の構成をその製造工程と供に説明する。Cu膜10の熱処理の工程までは第1の実施と同様であり、異なるのは、その後の配線層のパターン形成の工程以後である。
【0037】
つまり、第1の実施の形態と同様に、シリコン基板上に素子を形成後、層間絶縁膜1を1.5μm形成し、平坦化を行う。続いて、PEP工程によって、基板上の素子のうちの接続部分(第1層の導電部)とコンタクトを取るためのコンタクトホール2を形成する。つまり、コンタクトホール2の形成予定領域以外の部分にレジストを形成してエッチングを行い、コンタクトホール2を層間絶縁膜1に形成した後、レジストを除去する。そのコンタクトホール2内部と層間絶縁膜の表面上とに、図1(b)に示す多層金属膜であるバリアメタル9と同様に、厚さ7nmのTi膜11、厚さ15nmのTiN膜12、厚さ10nmのW膜13、表面の厚さ7nmのWC膜14を順にCVD法により連続に形成する。さらに、図3(a)に示すように、スパッタ法により、バリアメタル9の上に少なくともCuを含む金属膜の一例のCu膜10を1.0μm形成する。この後、Cu膜4の表面にXeーClエキシマレーザーを照射し、Cuをコンタクトホール2内に埋込む。
【0038】
続いて、第1の実施の形態とは異なり、図3(b)に示すように、配線層形成予定領域に例えばレジストによるマスク16を形成する。次に、マスク16以外の領域のCu膜10と、図1(b)中のTi膜11、TiN膜12、W膜13、WC膜14の4層からなるバリアメタル9とをRIEによって除去する。従って、コンタクトホール2内部に、及びそのコンタクトホール2から層間絶縁膜1表面上に渡ってバリアメタル9c、Cuによる配線層10bを形成する。続いて、図3(c)に示すように、マスク16を除去する。
【0039】
さらに、上記の実施の形態の製造工程を繰り返してもよい。つまり、Cuによる配線層10b(第2層の導電部)の上に層間絶縁膜を形成すると供に平坦化する。その配線層を第1のCu配線層とし、その第1のCu配線層の上部の層間絶縁膜にビアホールを形成する。その後、ビアホール内部及び層間絶縁膜の表面上に、Ti膜、TiN膜、W膜、WC膜の4層からなる多層金属膜のバリアメタルと供に、第2のCu配線層(第3層の導電部)を形成する。以下同様に、第2のCu配線層の上に、平坦化された層間絶縁膜、Ti膜、TiN膜、W膜、WC膜の4層からなるバリアメタルと供に、第3のCu配線層(第4層の導電部)を形成してもよい。さらにその上に、平坦化された層間絶縁膜、Ti膜、TiN膜、W膜、WC膜の4層からなるバリアメタル、第4層のCu配線層(第5層の導電部)を形成してもよい。この製造工程の最後にパッシベーション膜を形成する。
【0040】
上記の第2の実施の形態においては、多層金属膜によるバリアメタル9のWC膜14がCu配線層10bと接するので、バリアメタル9とCu配線層10bとの濡れ性、アドヒージョンが向上し、従来の図4(b)中のようなボイド5が生じない。また、樹脂モールドの際に複数の熱処理が行われる場合でも、従来の図5(c)に示すような剥離8が生じない。従って、Cu配線層10bの信頼性が向上する。
【0041】
半導体装置の微細化の点から、第1、第2の実施の形態のコンタクトホール及びビアホール、つまりホールの幅を0.5μm以下にすることが多い。かつ、製造の容易さの点から、ホールの大きさは0.5〜0.4μm四方の大きさが好適である。
【0042】
尚、第1、第2の実施の形態で、低誘電率の層間絶縁膜を用いてもよい。この場合、導電部相互間、つまり、配線層相互間及び素子と配線層との間の容量は低い値となり、従って、半導体装置の高速動作が疎外されない。この点で層間絶縁膜の比誘電率は3.9以下1以上が好適である。また、ホール、つまりコンタクトホール2やビアホールが0.5μm以下の幅の場合に有効である。
【0043】
尚、層間絶縁膜とバリアメタルとの間に窒化シリコン(SiN)膜があってもよい。
尚、第1、第2の実施の形態では、図1(b)中のWC膜14をCVD法にて形成したが、W膜13を形成後、炭素(以下、Cと記す)をイオン注入、熱処理を施すことによって、W膜の表面を炭化しWC膜を形成してもよい。また、WCターゲットのアルゴン(以下、Arと記す)スパッタリングによってWC膜を形成してもよい。あるいは、WターゲットのArとCF4 等のCを含んだガスとの混合ガスによる化成スパッタリングによって、WC膜を形成してもよい。または、W膜13を形成後、Cを含むガスをプラズマ化させ、プラズマ炭化することによって、WC膜を形成してもよい。
【0044】
また、第1、第2の実施の形態で用いたCuの熱処理は、XeーClエキシマレーザを用いたが、真空中、あるいはガスの中で、炉アニールやラビットサーマルアニールであってもよい。
【0045】
【発明の効果】
以上説明したように、この発明によれば、信頼性の高い配線層を有する半導体装置を提供することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係る半導体装置を説明するための断面図。
【図2】本発明の第1の実施の形態に係る半導体装置を説明するための断面図。
【図3】本発明の第2の実施の形態に係る半導体装置を説明するための断面図。
【図4】従来の例の半導体装置を説明するための断面図。
【図5】従来の例の半導体装置を説明するための断面図。
【符号の説明】
1…層間絶縁膜、
2…ホール、
7…配線溝、
9、9b、9c…多層金属膜によるバリアメタル、
9a…バリアメタルの露出部分、
10、10a、10b…Cu膜、
11…Ti膜、
12…TiN膜、
13…W膜、
14…WC膜。
Claims (5)
- 半導体基板の上に設けられ、チタン膜、このチタン膜上に設けられた窒化チタン膜、この窒化チタン膜上に設けられたタングステン膜及びこのタングステン膜上に設けられた炭化タングステン膜を有する多層金属膜と、
前記多層金属膜の前記炭化タングステン膜に接しかつその上に設けられた銅を主成分とする金属膜と
を備えたことを特徴とする半導体装置。 - 表面に導電部を有する半導体基板の全面に設けられた層間絶縁膜と、
少なくとも一部が前記導電部の上部に前記層間絶縁膜を貫いて形成されたホールの内部の前記導電部に接して、かつ前記ホールが形成された領域を含んで前記層間絶縁膜の表面に形成された溝の内部及び前記ホール内部に設けられ、チタン膜、このチタン膜上に設けられた窒化チタン膜、この窒化チタン膜上に設けられたタングステン膜及びこのタングステン膜上に設けられた炭化タングステン膜を有する多層金属膜と、
前記多層金属膜に接しかつその上に設けられ、かつ前記ホール内部と前記溝内部とを埋めて設けられた銅を主成分とする金属膜と
を備えたことを特徴とする半導体装置。 - 表面に導電部を有する半導体基板の全面に設けられた層間絶縁膜と、
少なくとも一部が前記導電部の上部に前記層間絶縁膜を貫いて形成されたホールの内部の前記導電部に接して、かつそのホール内部から前記層間絶縁膜の上に達して設けられ、チタン膜、このチタン膜上に設けられた窒化チタン膜、この窒化チタン膜上に設けられたタングステン膜及びこのタングステン膜上に設けられた炭化タングステン膜を有する多層金属膜と、
前記多層金属膜に接しかつその上に設けられ、及び前記ホール内部を埋めてかつ前記ホールから前記層間絶縁膜の上に達して設けられた銅を主成分とする金属膜と
を備えたことを特徴とする半導体装置。 - 前記金属膜は銅からなることを特徴とする請求項1ないし3いずれか1つの項に記載の半導体装置。
- 前記層間絶縁膜の比誘電率は3.9以下1以上であることを特徴とする請求項2または請求項3に記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27618296A JP3583562B2 (ja) | 1996-10-18 | 1996-10-18 | 半導体装置 |
US09/799,674 US6812136B2 (en) | 1996-10-18 | 2001-03-07 | Method of making a semiconductor device having a multilayer metal film of titanium/titanium nitride/tungsten/tungsten carbide |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27618296A JP3583562B2 (ja) | 1996-10-18 | 1996-10-18 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10125678A JPH10125678A (ja) | 1998-05-15 |
JP3583562B2 true JP3583562B2 (ja) | 2004-11-04 |
Family
ID=17565865
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27618296A Expired - Fee Related JP3583562B2 (ja) | 1996-10-18 | 1996-10-18 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6812136B2 (ja) |
JP (1) | JP3583562B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100443628B1 (ko) * | 1999-03-19 | 2004-08-09 | 동경 엘렉트론 주식회사 | 반도체 장치 및 그 제조 방법 |
US6534865B1 (en) * | 2001-06-12 | 2003-03-18 | Advanced Micro Devices, Inc. | Method of enhanced fill of vias and trenches |
US7732334B2 (en) * | 2004-08-23 | 2010-06-08 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
WO2006048823A1 (en) * | 2004-11-08 | 2006-05-11 | Koninklijke Philips Electronics N.V. | Planarising damascene structures |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0261846B1 (en) | 1986-09-17 | 1992-12-02 | Fujitsu Limited | Method of forming a metallization film containing copper on the surface of a semiconductor device |
JPS6373660A (ja) | 1986-09-17 | 1988-04-04 | Fujitsu Ltd | 半導体装置 |
US5143867A (en) | 1991-02-13 | 1992-09-01 | International Business Machines Corporation | Method for depositing interconnection metallurgy using low temperature alloy processes |
JPH05102152A (ja) | 1991-10-11 | 1993-04-23 | Sony Corp | 半導体装置 |
JP3332456B2 (ja) * | 1992-03-24 | 2002-10-07 | 株式会社東芝 | 半導体装置の製造方法及び半導体装置 |
US5391517A (en) * | 1993-09-13 | 1995-02-21 | Motorola Inc. | Process for forming copper interconnect structure |
DE69529775T2 (de) | 1994-08-05 | 2003-10-16 | International Business Machines Corp., Armonk | Verfahren zur Herstellung einer Damaszenstruktur mit einer WGe Polierstoppschicht |
US5654232A (en) * | 1994-08-24 | 1997-08-05 | Intel Corporation | Wetting layer sidewalls to promote copper reflow into grooves |
US5656858A (en) | 1994-10-19 | 1997-08-12 | Nippondenso Co., Ltd. | Semiconductor device with bump structure |
JP2728025B2 (ja) | 1995-04-13 | 1998-03-18 | 日本電気株式会社 | 半導体装置の製造方法 |
US5714418A (en) | 1995-11-08 | 1998-02-03 | Intel Corporation | Diffusion barrier for electrical interconnects in an integrated circuit |
US6380627B1 (en) * | 1998-06-26 | 2002-04-30 | The Regents Of The University Of California | Low resistance barrier layer for isolating, adhering, and passivating copper metal in semiconductor fabrication |
-
1996
- 1996-10-18 JP JP27618296A patent/JP3583562B2/ja not_active Expired - Fee Related
-
2001
- 2001-03-07 US US09/799,674 patent/US6812136B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6812136B2 (en) | 2004-11-02 |
US20010010401A1 (en) | 2001-08-02 |
JPH10125678A (ja) | 1998-05-15 |
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