JPH1092924A

JPH1092924A - 半導体装置及びその製造方法

Info

Publication number: JPH1092924A
Application number: JP24669096A
Authority: JP
Inventors: Yoshiaki Shimooka; 義明下岡; Kyoichi Suguro; 恭一須黒
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-09-18
Filing date: 1996-09-18
Publication date: 1998-04-10

Abstract

(57)【要約】【課題】多層配線間を電気的に接続するヴィア・プラグ
全体の抵抗を下げる。【解決手段】基板／絶縁膜１０上にエッチング・ストッ
パ１１を介して第１の層間絶縁膜（絶縁膜）１２が形成
されている。第１の層間絶縁膜１２に設けられた溝内に
バリアメタル層１３を介して、Ｃｕ埋め込み配線１４が
形成されている。そして、第１の層間絶縁膜１２上に、
エッチング・ストッパ１５，酸化・拡散防止膜１６を介
して第２の層間絶縁膜１７が形成されている。層間絶縁
膜１７上に、エッチング・ストッパ１８を介して第３の
層間絶縁膜１９が形成され、上部にエッチング・ストッ
パ２０が形成されている。層間絶縁膜１７にはヴィア・
ホールが、そして第３の層間絶縁膜１９には溝が形成さ
れ、内壁部にはバリアメタル２１が形成されている。そ
して、溝及びヴィア・ホール内にはバリアメタル２１を
介して、Ｃｕ膜２２が埋め込まれている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＳＩ，ＤＲＡ
Ｍ，ＳＲＡＭ，ＣＭＯＳ，バイポーラ・トランジスタ等
において、特に多層配線間を接続するヴィア・プラグを
含む半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】現在、半導体集積回路中にＡｌ材からな
る多層配線間を接続するヴィア・プラグの材料として
は、Ｗ材、あるいは配線と同じＡｌ材が採用され、ヴィ
ア・ホール内に埋め込まれている。しかしいずれにして
も、ヴィア・プラグの底や側壁には、プロセス上の問題
から、あるいは密着性向上，スパイク防止，拡散防止と
いった観点からバリアメタル層が形成されている。Ｗ，
Ａｌがヴィア・プラグとして用いられている場合、バリ
アメタル層として主にＴｉＮ（バルク比抵抗約８０〜１
００μΩ・ｃｍ）膜が用いられている。

【０００３】しかし、配線の低抵抗化，信頼性向上また
はデバイス速度の高速化を目的にＣｕ（バルク比抵抗
１．７μΩ・ｃｍ）配線に関する研究・開発が活発化し
ている。配線材にＣｕを使用するとヴィア・プラグにも
Ｃｕ材料が用いられることが必至である。なぜならば、
ヴィア・プラグに抵抗の高いＷやＡｌを使用すると、ヴ
ィア・プラグの抵抗が高くなって全体の抵抗が高くな
り、配線自体に低抵抗のＣｕ材料を使用する意味がない
からである。

【０００４】しかし、ＣｕはＳｉやＳｉＯ₂中における
拡散係数が極めて大きいという問題がある。例えば、Ｓ
ｉにおけるＣｕの拡散係数は、約９００℃でＡｌの１０
¹⁰倍の値を持つ。万一ＣｕがＳｉ中に拡散した場合、Ｓ
ｉのバンド・ギャップの中央付近に不純物準位を形成す
る（価電子帯から約０．５３ｅＶの位置）ことから、キ
ャリアの生成・再結合中心となり、電気的特性に悪影響
を与えることが予想される。従って、ヴィア・プラグに
Ｃｕを用いた場合、特に拡散を防止する為のバリアメタ
ルをヴィア・ホール底や側壁に絶対に形成しなければな
らない。

【０００５】Ｃｕの拡散を防止するバリアメタルつい
て、現在さまざまな研究・開発が行われている。Ａｌや
Ｗ材について従来用いられていたＴｉＮバリアメタル層
は、多結晶体から構成されて粒界を持つため、粒界から
ＣｕがＳｉ中などに拡散し、Ｃｕに対するバリア層とは
なりえない。そのため、Ｃｕのバリアメタルとしては、
結晶粒界などのＣｕ拡散パスのないアモルファス金属が
必要であると考えられている。

【０００６】しかし、一般にアモルファス金属は抵抗値
が高いことが知られている。現在、発明者らがＣｕのバ
リアメタルとしてアモルファスＷＳｉＮの研究・開発を
行っているが、このアモルファスＷＳｉＮの比抵抗は約
４５０μΩ・ｃｍと高い比抵抗値を有する。このアモル
ファスＷＳｉＮをバリアメタル層として用いて、図１９
に示すような幅０．１μｍの開口寸法と０．６μｍの深
さを有するヴィア・プラグをＣｕデュアル・ダマシンプ
ロセスで形成した場合の抵抗を算出してみた。ここで、
図１９の（ａ），（ｂ）はそれぞれ直交した部位の断面
図で、図１９の（ｃ）はその斜視図である。そして、１
０は基板あるいは絶縁膜、６１はＷＳｉＮバリアメタル
層、６２は下層Ｃｕ配線、６３は層間絶縁膜、６４はＳ
ｉＮ膜、６５は層間絶縁膜、６６はＷＳｉＮバリアメタ
ル層、６７は上層の埋め込みＣｕ配線、７０は絶縁膜で
ある。

【０００７】この時、ヴィア・ホール底のＷＳｉＮ層６
６の抵抗値が４．５Ω、その上部の側壁部のＷＳｉＮ層
６６と埋め込みＣｕ電極６７の合成抵抗値が１．６Ωと
なった。ヴィア・ホール底のＷＳｉＮ層６６は１０ｎｍ
と薄いにも係わらず、ＷＳｉＮ材料自体の抵抗値の高さ
から、ヴィア・プラグ全体の抵抗値に大きく関与してい
る。

【０００８】また、ヴィア・ホールの開口径がａ＝０．
１μｍ，０．１５μｍ，０．２μｍである時、ＷＳｉＮ
バリアメタル層の厚さとヴィア・プラグ全体の抵抗との
関係を調べ、その結果を図２０に示す。ここでヴィア・
ホールの深さは０．６μｍである。図２０から、ヴィア
・プラグの全体の抵抗は、ヴィア・ホールの開口寸法が
小さくなるほど、またヴィア・ホール底のＷＳｉＮ層が
厚くなるほど増大することがわかる。

【０００９】そして、図２０のそれぞれの開口寸法にお
いて、ＷＳｉＮバリアメタル層の底部のみの抵抗と、埋
め込みＣｕ電極及びヴィア・プラグ側壁部のＷＳｉＮバ
リアメタル層との合成抵抗をそれぞれ計算し、その結果
を棒グラフにして図２１に示す。なお、それぞれの棒グ
ラフにおいて、下層部分がヴィア・ホール底部のＷＳｉ
Ｎ層の抵抗値で、上層部分はヴィア・ホール底部のＷＳ
ｉＮ層以外のヴィア・プラグの抵抗値である。ここで、
図２１の（ａ）はＷＳｉＮ層の厚さが１０ｎｍの場合
で、図２１の（ｂ）はＷＳｉＮ層の厚さが２０ｎｍの場
合である。これから、ヴィア・プラグの抵抗のほとんど
は、ＷＳｉＮ層のヴィア・プラグ底の抵抗値が占めてい
ることがわかる。

【００１０】従って、プラグ電極としてＣｕを用いて
も、バリアメタル層の抵抗値が高いためヴィア・プラグ
の抵抗が高くなり、信頼性が低下したり、デバイスの高
速化を図ることができないという問題があった。

【００１１】

【発明が解決しようとする課題】従来、層間絶縁膜の上
層と下層とに形成されている配線間を接続する為に形成
されているヴィア・プラグ全体の抵抗値が高く、信頼性
が低下したり、デバイス速度の高速化を図ることができ
ないという問題があった。

【００１２】本発明の目的は、ヴィア・プラグ全体の抵
抗を減少させ、信頼性の向上やデバイス速度の高速化を
はかり得る半導体装置及びその製造方法を提供すること
にある。

【００１３】

【課題を解決するための手段】

（構成）本発明の半導体装置及びその製造方法は以下の
ように構成されている。

【００１４】（１）本発明（請求項１）の半導体装置
は、半導体基板上の絶縁膜上に形成された第１の配線
と、この第１の配線及び前記絶縁膜上に形成された層間
絶縁膜と、前記第１の配線に接続するため、前記層間絶
縁膜に開口されたヴィア・ホールと、このヴィア・ホー
ルの側壁部及び前記層間絶縁膜の配線領域上に形成され
たバリアメタル層と、前記第１の配線と同一材料からな
り、前記ヴィア・ホールを埋め込むように形成され、前
記層間絶縁膜上に前記バリアメタル層を介して形成さ
れ、且つ前記ヴィア・ホール底部では前記第１の配線に
直接接続された第２の配線とを具備してなることを特徴
とする。

【００１５】（２）（１）の半導体装置において、前
記バリアメタル層はＴｉ，Ｖ，Ｃｒ，Ｚｒ，Ｎｂ，Ｍ
ｏ，Ｈｆ，Ｔａ，Ｗ等の高融点金属、あるいは構成元素
内にＳｉを含む材料、あるいは構成元素内に前記高融点
金属を含む材料の窒化物，或いは構成元素内に前記高融
点金属とＳｉとを含む材料の窒化物からなり、また、前
記第１の配線及び前記第２の配線はＣｕ，Ａｕ，Ａｇな
どの貴金属、あるいはＡｌを主体とする材料からなるこ
とを特徴とする。

【００１６】（３）本発明（請求項３）の半導体装置
の製造方法は、半導体基板上の絶縁膜に形成された第１
の配線を形成する工程と、前記第１の配線及び前記絶縁
膜上に層間絶縁膜を形成する工程と、前記層間絶縁膜に
前記第１の配線と接続するためのヴィア・ホールを形成
する工程と、全面にバリアメタル層を堆積する工程と、
前記ヴィア・ホール底の前記バリアメタル層を除去する
工程と、前記ヴィア・ホール内を埋め込み、前記台１の
配線と接続するように前記層間絶縁膜上に前記第１の配
線と同一材料からなる第２の配線を形成する工程とを含
むことを特徴とする。

【００１７】（４）（３）の半導体装置の製造方法に
おいて、前記バリアメタル層としてＴｉ，Ｖ，Ｃｒ，Ｚ
ｒ，Ｎｂ，Ｍｏ，Ｈｆ，Ｔａ，Ｗ等の高融点金属、ある
いは構成元素内にＳｉを含む材料、あるいは構成元素内
に前記高融点金属を含む材料の窒化物、或いは構成元素
内に前記高融点金属とＳｉとを含む材料の窒化物からな
る層を堆積し、また、前記第１の配線及び第２の配線の
材料としてＣｕ，Ａｕ，Ａｇなどの貴金属、あるいはＡ
ｌを主体とする材料を用いることを特徴とする。ここ
で、（１）に記載の半導体装置の望ましい実施態様は以
下の通りである。（５）前記第１の配線、第２の配線、または第１及び
第２の配線は絶縁膜に設けられた溝内に埋め込み形成さ
れている。

【００１８】（６）プラグ電極がＣｕで構成されてい
る場合、バリアメタル層がアモルファス金属で構成され
ている。

【００１９】（７）バリアメタル層がアモルファスＷ
ＳｉＮである。

【００２０】ここで、（３）に記載の半導体装置の製造
方法の望ましい実施態様は以下の通りである。

【００２１】（８）半導体基板上の絶縁膜上に形成さ
れている配線上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜に、前記配線と接続するヴィア・
ホールを形成する工程と、全面に第２の層間絶縁膜を形
成する工程と、前記第２の層間絶縁膜に溝を形成すると
ともに前記ヴィア・ホール内部の第２の層間絶縁膜を除
去する工程と、全面にバリアメタル層を堆積する工程
と、前記バリアメタル層をエッチングし、前記ヴィア・
ホール底の該バリアメタル層を除去する工程と、全面に
電極材を堆積した後、該電極材を前記溝に選択的に埋め
込む工程とを含む。（９）半導体基板上の絶縁膜上に形成されている配線
上に、第１の層間絶縁膜，第２の層間絶縁膜を積層する
工程と、前記第２の層間絶縁膜に溝を形成する工程と、
全面に第１のバリアメタル層を堆積する工程と、前記第
１のバリアメタル及び第１の層間絶縁膜の所定領域をエ
ッチングし、前記配線と接続するヴィア・ホールを形成
する工程と、全面に第２のバリアメタルを堆積する工程
と、前記第２のバリアメタル層をエッチングし、前記ヴ
ィア・ホール底の該バリアメタル層を除去する工程と、
全面に電極材を堆積した後、該電極材を前記溝に選択的
に埋め込む工程とを含む。

【００２２】（作用）本発明の半導体装置及びその製造
方法は上記構成によって以下の作用効果を有する。

【００２３】先に示した図２１から、ヴィア・ホール内
の抵抗のほとんどは、ヴィア・ホール底部のＷＳｉＮ層
の抵抗値が占めていることがわかる。従って、ヴィア・
ホール底にバリアメタル層を形成しないことによって、
ヴィア・ホール内の電極配線全体の抵抗値を下げること
ができる。つまり、本発明のヴィア・ホール内の電極配
線全体の抵抗は、図２１に示す棒グラフの上層部分だけ
になる。

【００２４】またこの時、ヴィア・ホールの側壁部に
は、バリアメタル層が形成されているので、ヴィア・ホ
ールの側壁に接する層間絶縁膜中等にＣｕなどのヴィア
・ホール内の電極配線の構成材料が拡散することを抑制
することができる。

【００２５】また、ヴィア・ホール内の電極配線とその
下層の電極との間で同じ材料が接触することになるた
め、ヴィア・ホール内の電極配線とその下層の配線との
接触抵抗を低く抑えることができる。また、ヴィア・ホ
ール内の電極配線／下層の配線の界面に生じる準位を極
力抑制できることから、信頼性の向上を図ることが可能
となる。

【００２６】

【発明の実施の形態】

（第１実施形態）図１は本発明の第１の実施形態にかか
わる半導体集積回路中の多層配線部の断面図である。図
１の（ａ）及び（ｂ）は、それぞれ直交した部位の断面
図である。基板あるいは絶縁膜１０上にエッチング・ス
トッパ１１を介して第１の層間絶縁膜（絶縁膜）１２が
形成されている。第１の層間絶縁膜１２に設けられた溝
内にバリアメタル層１３を介して、Ｃｕ埋め込み配線１
４が形成されている。そして、第１の層間絶縁膜１２上
に、エッチング・ストッパ１５，ＳｉＮ等の酸化防止膜
あるいは拡散防止膜（酸化・拡散防止膜）１６を介して
第２の層間絶縁膜（層間絶縁膜）１７が形成されてい
る。そして、第２の層間絶縁膜１７上に、エッチング・
ストッパ１８を介して第３の層間絶縁膜１９が形成さ
れ、この上部にエッチング・ストッパ２０が形成されて
いる。第２の層間絶縁膜１７にはヴィア・ホールが、そ
して第３の層間絶縁膜１９には溝が形成され、これらの
ヴィア・ホール側壁部及び溝の内壁部にはバリアメタル
２１が形成されている。そして、溝及びヴィア・ホール
内にはバリアメタル２１を介して、プラグ電極及び第２
の配線となるＣｕ膜２２が埋め込まれている。

【００２７】この構造の特徴は、ヴィア・ホール底には
バリアメタルが形成されておらず、Ｃｕ埋め込み配線上
に直接プラグ電極が形成されていることである。

【００２８】ヴィア・ホールの底にはバリアメタル層が
形成されていない多層配線の製造工程を図２〜５の工程
断面図を用いて説明する。図２〜５の工程断面図におい
て、左側の図は図１の（ａ）、右側の図は図１の（ｂ）
の断面にそれぞれ当たる。

【００２９】先ず、図２の（ａ）に示すように、半導体
基板あるいは絶縁層１０上にエッチング・ストッパ１
１，第１の層間絶縁膜１２，エッチング・ストッパ１５
を積層した後、エッチング・ストッパ１５，層間絶縁膜
１２をエッチングし、層間絶縁膜１２に溝を形成する。
そして、溝の内壁部にバリアメタル層１３を形成した
後、この溝の内部にＣｕ埋め込み配線１４を形成する。
ここで、層間絶縁膜１２はＳｉＯ₂あるいはＳＯＧ（Sp
in on Glass ），ポリイミド等の絶縁層からなり、エッ
チング・ストッパ１１，１５はＳｉＮ等からなる。な
お、バリアメタル層１３としてアモルファスＷＳｉＮ層
を用いた場合、その原子数比は「Ｗ：Ｓｉ：Ｎ＝１：
０．４〜０．８：０．５〜１．１」が望ましい。

【００３０】次いで、図２の（ｂ）に示すように、全面
にＣｕの酸化・拡散防止膜１６，第２の層間絶縁膜１７
及びエッチング・ストッパ１８をスパッタリング法ある
いは化学気相成長（ＣＶＤ：Chemical Vapor Depositio
n ）法を用いて積層する。ここで、エッチング・ストッ
パ１８は、後の上層配線用溝加工時にエッチング・スト
ッパとなるものである。なお、酸化・拡散防止膜１６と
してはＳｉＮ等を用いることができるが、Ｃｕ埋め込み
配線１４の酸化が問題とならない場合には省略すること
も可能である。

【００３１】次いで、図２の（ｃ）に示すように、エッ
チング・ストッパ１８及び層間絶縁膜１７及び酸化・拡
散防止膜１６の所定領域を反応性イオンエッチング（Ｒ
ＩＥ：Reactive Ion Etching）法を用いてエッチング
し、ヴィア・ホール３１を形成する。

【００３２】その後、図３の（ｄ）に示すように、第３
の層間絶縁膜１９及びエッチング・ストッパ２０をＣＶ
Ｄ法を用いて積層する。なお、エッチング・ストッパ２
０は形成上必要なければ省略することも可能である。

【００３３】次いで、図３の（ｅ）に示すように、エッ
チング・ストッパ２０及び層間絶縁膜１９を所定領域を
エッチングして第２のＣｕ埋め込み配線用溝３２を形成
すると共に、ヴィア・ホール３１内に埋め込まれていた
エッチング・ストッパ２０，層間絶縁膜１９を除去す
る。この時、エッチング・ストッパ１８が、この工程の
ＲＩＥの際のエッチング・ストッパとなっており、合わ
せずれ対策になっている。

【００３４】次いで、図３の（ｆ）に示すように、ＷＳ
ｉＮバリアメタル層２１をスパッタリング法あるいはＣ
ＶＤ法によって全面に堆積する。その後、図４の（ｇ）
に示すように、ヴィア・ホール底のＷＳｉＮバリアメタ
ル層２１を除去する。ここで、特にスパッタリング法で
ＷＳｉＮを堆積した場合に顕著であるが、アスペクト比
の大きいヴィア・ホール底のＷＳｉＮバリアメタル層２
１の膜厚は、表面の絶縁膜上の物に比べ薄くなる。従っ
て、ＷＳｉＮ層の除去方法として、レジストなどでマス
クをしなくとも、Ａｒイオンによるバイアス・スパッタ
リング法やＲＩＥ法による異方性エッチングを用いて、
ヴィア・ホール底のＷＳｉＮ層２１を除去し、ヴィアホ
ール側壁，配線用溝底及び溝側壁のＷＳｉＮバリアメタ
ル層２１を残すことができる。

【００３５】そしてこの時、ヴィア・ホールの底に表れ
たＣｕ埋め込み配線１４表面に形成されている酸化層を
同時に除去することにより、電気的抵抗を低減すること
ができる。従って、このＷＳｉＮバリアメタル層２１を
エッチングする際には、Ｃｕ及びＷＳｉＮバリアメタル
にコロージョンが生じないガスを用いる必要がある。こ
の後、図４の（ｈ）に示すように、ヴィア・ホール内の
プラグ電極及び配線材となるＣｕ膜２２をスパッタリン
グ法やＣＶＤ法によって全面に堆積する。ただし、密着
性の向上や抵抗低減のため、図４の（ｇ）に示した工程
のヴィア・ホール底のＷＳｉＮバリアメタル層２１の除
去後、大気にさらさずにそのままＣｕ膜２２を成膜する
ことが望ましい。この時、配線用溝及びヴィア・ホール
内にＣｕ膜２２が完全に埋め込まれていなければ、図５
の（ｉ）に示すように、熱処理やレーザ照射を行ってＣ
ｕ膜２２をリフローして埋め込みを完全な物とする。こ
の埋め込み処理は、Ｃｕ膜２２が酸化しないようにＨ₂
を含む還元雰囲気中、あるいはＮ₂，Ａｒといった不活
性ガス中または真空中で行う。

【００３６】最後に、図５の（ｊ）に示すように、配線
用溝からあふれた余分なＣｕ膜２２とＷＳｉＮバリアメ
タル層２１を、化学的機械研磨（ＣＭＰ：Chemical Mec
hanical Plishing）法あるいはレジスト・エッチバック
法を用いて除去する。こうして、ヴィア・ホール内と配
線用溝内とに同時にＣｕ膜２２を埋め込むことができ
る。

【００３７】また、図２の（ｂ），（ｃ），図３の
（ｄ）〜（ｆ）に示した工程を繰り返すことに寄って、
３層以上の多層配線を形成することができる。

【００３８】なお、本実施形態において、第１の層間絶
縁膜１７の材料と第２の層間絶縁膜１９の材料が異な
り、上記したように溝３２を形成する工程において、層
間絶縁膜１９を層間絶縁膜１７に対して選択的にエッチ
ングすることができれば、エッチングストッパ１８は不
要である。

【００３９】本実施形態の半導体装置は、ヴィア・ホー
ル底のバリアメタル層が形成されていないことによっ
て、ヴィア・プラグの抵抗を下げることができる。ま
た、ヴィア・プラグの材料と下層の材料とが同じＣｕな
ので、ヴィア・プラグ／配線間界面の接触抵抗を低く抑
えることができる。

【００４０】（第２実施形態）第１実施形態と異なる構
造及び製造方法の半導体を以下に示す。図６は本発明の
第２実施形態に係わる半導体集積回路中の多層配線部の
断面図である。基板あるいは絶縁膜１０上にエッチング
・ストッパ１１を介して第１の層間絶縁膜（絶縁膜）１
２が形成されている。第１の層間絶縁膜１２に設けられ
た溝内にバリアメタル層１３を介して、Ｃｕ埋め込み配
線１４が形成されている。そして、第１の層間絶縁膜１
２上に、エッチング・ストッパ１５，ＳｉＮなどの酸化
・拡散防止膜１６を介して第２の層間絶縁膜（層間絶縁
膜）１７が形成されている。そして、第２の層間絶縁膜
１７上に、エッチング・ストッパ１８を介して第３の層
間絶縁膜１９が形成され、この上部にエッチング・スト
ッパ２０が形成されている。第２の層間絶縁膜１７には
ヴィア・ホールが、そして第３の層間絶縁膜１９には溝
が形成されている。第３の層間絶縁膜１９に設けられた
溝の側壁及び底面には第１のバリアメタル層４１が形成
されている。また、第２の層間絶縁膜１７に設けられた
ヴィア・ホールの側壁部、及びヴィア・ホール上の溝の
側壁に第１のバリアメタル層４１を介して第２のバリア
メタル層４２が形成されている。

【００４１】第１実施形態と異なる製造工程の例を図７
〜１２を工程断面図を用いて説明する。なお、図７〜１
２の工程断面図において、左側の図は図６の（ａ）、右
側の図は図６の（ｂ）の断面にそれぞれ当たる。

【００４２】先ず、図７の（ａ）に示す工程は、図２の
（ａ）に示す工程と同様に、半導体基板あるいは絶縁層
１０上に、エッチング・ストッパ１１，第１の層間絶縁
膜１２，エッチング・ストッパ１５を積層し、エッチン
グ・ストッパ１５，層間絶縁膜１２をエッチングして溝
を形成した後、溝の内壁にバリアメタル層１３を形成す
る。そして、溝の内部にＣｕ埋め込み配線１４を形成す
る。

【００４３】次いで、図７の（ｂ）に示すように、Ｃｕ
の酸化・拡散防止膜１６，第２の層間絶縁膜１７，上層
配線用溝加工時のエッチング・ストッパ１８をスパッタ
リング法あるいはＣＶＤ法で積層する。なお、エッチン
グ・ストッパー１８は形成上必要なければ省略すること
もできる。

【００４４】そして、図７の（ｃ）に示すように、エッ
チング・ストッパ１８上に第３の層間絶縁膜１９，エッ
チング・ストッパ２０をスパッタリング法あるいはＣＶ
Ｄ法で成膜する。なお、エッチング・ストッパ２０は形
成上必要なければ省略することも可能である。

【００４５】次に、図８の（ｄ）に示すように、エッチ
ング・ストッパ２０，層間絶縁膜１９をＲＩＥ法などに
よって、所望のパターンの２層目Ｃｕ埋め込み配線用溝
３２を形成する。この時、エッチング・ストッパ１８
が、この工程のＲＩＥのエッチング・ストッパとなって
いる。そして、図８の（ｅ）に示すように、全面に第１
のＷＳｉＮバリアメタル層４１をスパッタリング法やＣ
ＶＤ法などで全面に堆積する。

【００４６】次に、図９の（ｆ）に示すように、ヴィア
・ホール部が開口しているレジスト４３のパターニング
を行った後、レジスト４３開口部のＷＳｉＮバリアメタ
ル層４１をＲＩＥ法等を用いてエッチングして除去す
る。そして、図９の（ｇ）に示すように、エッチングガ
スの種類を変えて、ＲＩＥ法によってＣｕ埋め込み配線
１４までヴィア・ホール３１を形成する。その後レジス
ト４３をＯ₂ダウンフローアッシング等を用いて除去し
ておく。この時、ＷＳｉＮバリアメタル層４１，エッチ
ング・ストッパ１８，層間絶縁膜１７，及び酸化・拡散
防止膜１６を同時にエッチングすることが可能であれ
ば、図９の（ｆ），（ｇ）に示した工程を同時に行って
も良い。

【００４７】次いで、図１０の（ｈ）に示すように、全
面にに第２のＷＳｉＮバリアメタル層４２をスパッタリ
ング法あるいはＣＶＤ法によって成膜する。そして、図
１０の（ｉ）に示すように、ヴィア・ホール底のみのＷ
ＳｉＮバリアメタル層４２を除去する。特にスパッタリ
ング法によってＷＳｉＮ膜を成膜した場合顕著である
が、アスペクト比の大きいヴィア・ホールの底の膜厚
は、上面の絶縁膜と比較して薄くなる。従って、レジス
トでマスクをしなくとも、Ａｒイオンによるバイアス・
スパッタリング法やＲＩＥ法による異方性エッチングを
用いて、ヴィア・ホール底のＷＳｉＮバリアメタル層４
２のみを除去し、ヴィア・ホール側壁，配線用溝及び溝
側壁にはＷＳｉＮバリアメタル層４２を残すことができ
る。

【００４８】そしてこの時、ヴィア・ホール底に表れた
Ｃｕ埋め込み配線１４表面の酸化層を同時に除去するこ
とによって、電気的抵抗を低減することができる。従っ
て、ヴィア・ホールの底のＷＳｉＮバリアメタル層４２
を除去する際には、ＷＳｉＮ及びＣｕにコロージョンが
生じないガス等を用いる必要がある。

【００４９】そして、図１１の（ｊ）に示すように、ヴ
ィア・プラグ及び埋め込み配線となるＣｕ膜２２をスパ
ッタリング法やＣＶＤ法によって全面に堆積する。Ｃｕ
膜２２の堆積の際、密着性の向上あるいは接触抵抗低減
のため、図１０の（ｉ）に示した工程のヴィア・ホール
底のバリアメタル層４２の除去後、大気にさらさずに、
成膜することが望ましい。Ｃｕ膜２２が配線用溝及びヴ
ィア・ホール内に完全に埋め込まれていなければ、図１
１の（ｋ）に示すように、熱処理あるいはレーザ照射を
行ってリフローして埋め込みを完全な物とする。リフロ
ー処理はＣｕ膜２２が酸化しないようにＨ₂を含む還元
雰囲気中あるいはＮ₂，Ａｒといった不活性ガス中また
は真空中で行う。

【００５０】そして最後に、図１２の（ｌ）に示すよう
に、配線用溝からあふれているＣｕ２２とＷＳｉＮバリ
アメタル層４１をＣＭＰ法あるいはレジスト・エッチバ
ック法を用いて除去して完成する。

【００５１】本実施形態の半導体装置の製造方法は、ヴ
ィア・プラグ全体の抵抗の増加を抑制し、信頼性の向上
及びデバイス速度の高速化を図ることができる半導体を
製造することができる。

【００５２】（第３実施形態）図１３〜図１８は、ヴィ
ア底のバリアメタル層のみを除去して多層配線を形成す
る第３実施形態を示す断面図である。本実施形態では配
線部分をＲＩＥによる形成方法を採用しているが、ヴィ
ア底のバリアメタルを除去する方法は共通である。な
お、図１３〜図１８の工程図において、左側、右側の図
の説明は、前述した実施形態と同様なので省略する。

【００５３】初めに図１３（ａ）に示す如く半導体基板
あるいは絶縁層１０上にバリアメタル層１３，１３’、
第１の配線層となる４４をスパッタリング法あるいはＣ
ＶＤ法で成膜した後、図１３（ｂ）に示すようにＲＩＥ
法を用いて第１の配線層を形成する。次に、図１３
（ｃ）に示すが如くＳｉＯ₂，ポリイミド，ＳＯＧとい
った材料を用いて第１の層間絶縁膜１２を堆積し、ＣＭ
Ｐ法あるいはレジスト・バック法により図１４（ａ）の
ように平坦化を行う。

【００５４】尚、半導体基板としてはＳｉ、Ｇｅ、Ｇａ
Ａｓ、ＺｎＳｅ、ＣｄＴｅ、ＩｎＧａＰ等、あるいはこ
れらを組み合わせた半導体基板を用いることができる。
また、絶縁膜としてはＳｉＯ₂、ＳｉＮ、あるいはポリ
イミド、ＳＯＧ等の材料を用いることができる。更に、
配線材料としてはＣｕ、Ａｕ、Ａｇといった貴金属、あ
るいは、従来の配線材料であるＡｌを主体とする元素、
また、バリアメタル材料としてはＴｉ、Ｖ、Ｃｒ、Ｚ
ｒ、Ｎｂ、Ｍｏ、Ｈｆ、Ｔａ、Ｗといった高融点金属、
あるいは、構成元素内にＳｉを含む材料、あるいは、構
成元素内に前記高融点金属とＳｉとを含む材料の窒化物
を用いることができる。

【００５５】続いて、図１４（ｂ）に示すように上層の
配線と電気的な接続を得るために、ＲＩＥ法を用いて絶
縁膜１２にヴィア・ホール３１を形成する。このとき第
１の配線上のバリアメタル１３’においてヴィア底の部
分をＲＩＥ法によって同時に除去しておく。次に、ヴィ
ア・ホールの形成後、ヴィア側壁にのみバリアメタル層
を形成するために、図１５（ａ）に示すが如くヴィア・
ホールのバリアメタル層４５を成膜し、図１５（ｂ）の
如く異方性エッチング等により側壁部分のみを残すよう
にする。このとき、ヴィア底バリアメタルの除去方法と
してはＡｒイオンによるバイアス・スパッタリング法や
ＲＩＥ法による異方性エッチングを用いて除去を行う
が、側壁部分のバリアメタルはエッチングの方向に対し
て膜厚が厚くなるためエッチングされずに残存する。

【００５６】次に、図１５（ｃ）に示すように選択ＣＶ
Ｄ法を用いてヴィア・ホール中に配線４４、４９と同じ
材料で埋込みを行う。続いて、ＣＭＰ法、レジスト・エ
ッチバック法等を用いて平坦化を実施し、図１６（ａ）
の様な形状を得る。ここでは選択ＣＶＤ法の例を示した
が、スパッタリング法によりヴィア・ホールに埋込みを
行っても良い。

【００５７】次に、第２の配線層を形成するために、初
めに図１６（ｂ）の如く下層のバリアメタル４７をスパ
ッタリング法またはＣＶＤ法を用いて成膜した後、ヴィ
アとの接触部分４８のみを図１７（ａ）のようにＲＩＥ
法を用いて除去しておく。そして、図１７（ｂ）の如く
第２の配線層４９、さらにその上にバリアメタル４７’
をスパッタリング法やＣＶＤ法を用いて成膜し、続い
て、図１８（ａ）のように配線形状にパターニングを行
う。最後に、第１の層間絶縁膜の成膜と同じ要領で、図
１８（ｂ）に示すように第２の層間絶縁膜１７を成膜
し、平坦化して２層配線が形成される。

【００５８】尚、図１４（ｂ）から図１８（ｂ）を繰り
返すことにより３層以上の多層配線を形成することがで
きる。

【００５９】本発明は上記実施形態に限定されるもので
はない。例えば、上記実施形態では、第２の配線とプラ
グ電極とを同時に形成しているが、別々の工程で形成し
ても良い。

【００６０】本発明のヴィア・ホールの構造は、ＬＳ
Ｉ，ＤＲＡＭ，ＳＲＡＭ，ＣＭＯＳ，バイポーラ・トラ
ンジスタ等の半導体装置に適用することができる。

【００６１】配線層の材料としてＣｕ以外に、Ａｕ，Ａ
ｇといった貴金属、従来の配線材であるＡｌを主体とす
る元素を用いても良い。

【００６２】半導体基板としては、Ｓｉ，Ｇｅ，ＧａＡ
ｓ，ＺｎＳｅ，ＣｄＴｅ，ＩｎＧａＰ等、あるいはこれ
らを組み合わせた半導体基板を用いることができる。

【００６３】バリアメタル材料としては、ＷＳｉＮ以外
にもＴｉ，Ｖ，Ｃｒ，Ｚｒ，Ｎｂ，Ｍｏ，Ｈｆ，Ｔａ，
Ｗといった高融点金属、Ｓｉを含む材料、あるいは上記
元素を含んで構成されている材料の窒化物を用いること
ができる。

【００６４】また、上記実施形態では、絶縁膜に設けた
溝内部に電極配線を形成する場合を述べたが、絶縁膜上
にエッチングにより加工して形成した電極配線にも本発
明は適用可能である。

【００６５】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することが可能である。

【００６６】

【発明の効果】本発明の半導体装置は、ヴィア・ホール
底にはバリアメタル層が存在しないことによって、ヴィ
ア・ホール内の電極配線全体の抵抗を下げ、信頼性の向
上及びデバイスの高速化をはかることができる。

【図面の簡単な説明】

【図１】第１実施形態に係わる半導体集積回路の多層配
線部の断面図。

【図２】第１実施形態に係わる半導体集積回路の多層配
線部の工程断面図（１）。

【図３】第１実施形態に係わる半導体集積回路の多層配
線部の工程断面図（２）。

【図４】第１実施形態に係わる半導体集積回路の多層配
線部の工程断面図（３）。

【図５】第１実施形態に係わる半導体集積回路の多層配
線部の工程断面図（４）。

【図６】第２実施形態に係わる半導体集積回路の多層配
線部の断面図。

【図７】第２実施形態に係わる半導体集積回路の多層配
線部の工程断面図（１）。

【図８】第２実施形態に係わる半導体集積回路の多層配
線部の工程断面図（２）。

【図９】第２実施形態に係わる半導体集積回路の多層配
線部の工程断面図（３）。

【図１０】第２実施形態に係わる半導体集積回路の多層
配線部の工程断面図（４）。

【図１１】第２実施形態に係わる半導体集積回路の多層
配線部の工程断面図（５）。

【図１２】第２実施形態に係わる半導体集積回路の多層
配線部の工程断面図（６）。

【図１３】第３実施形態に係わる集積回路の多層配線部
の工程断面図（１）。

【図１４】第３実施形態に係わる集積回路の多層配線部
の工程断面図（２）。

【図１５】第３実施形態に係わる集積回路の多層配線部
の工程断面図（３）。

【図１６】第３実施形態に係わる集積回路の多層配線部
の工程断面図（４）。

【図１７】第３実施形態に係わる集積回路の多層配線部
の工程断面図（５）。

【図１８】第３実施形態に係わる集積回路の多層配線部
の工程断面図（６）。

【図１９】従来の半導体集積回路の多層配線部の構成を
示す図。

【図２０】従来のヴィア・ホールの抵抗を示す特性図。

【図２１】ヴィア・ホール内の抵抗を示す特性図。

【符号の説明】

１０…半導体基板／絶縁層１１…エッチング・ストッパ１２…第１の層間絶縁膜１３…バリアメタル層１４…Ｃｕ埋め込み配線１５…エッチング・ストッパ１６…酸化・拡散防止膜１７…第２の層間絶縁膜１８…エッチング・ストッパ１９…第３の層間絶縁膜２０…エッチング・ストッパ２１…ＷＳｉＮバリアメタル層２２…Ｃｕ膜３１…ヴィア・ホール３２…Ｃｕ埋め込み配線用溝４１…第１のＷＳｉＮバリアメタル層４２…第２のＷＳｉＮバリアメタル層４３…レジスト４５…ヴィア・ホールのバリアメタル４６…ヴィアの埋め込み材料４７…第２の配線のバリアメタル４８…ヴィア・ホール上のコンタクト４９…第２の配線

Claims

【特許請求の範囲】

【請求項１】半導体基板上の絶縁膜上に形成された第１
の配線と、この第１の配線及び前記絶縁膜上に形成され
た層間絶縁膜と、前記第１の配線に接続するため、前記
層間絶縁膜に開口されたヴィア・ホールと、このヴィア
・ホールの側壁部及び前記層間絶縁膜の配線領域上に形
成されたバリアメタル層と、前記第１の配線と同一材料
からなり、前記ヴィア・ホールを埋め込むように形成さ
れ、前記層間絶縁膜上に前記バリアメタル層を介して形
成され、且つ前記ヴィア・ホール底部では前記第１の配
線に直接接続された第２の配線とを具備してなることを
特徴とする半導体装置。
【請求項２】前記バリアメタル層はＴｉ，Ｖ，Ｃｒ，Ｚ
ｒ，Ｎｂ，Ｍｏ，Ｈｆ，Ｔａ，Ｗ等の高融点金属、ある
いは構成元素内にＳｉを含む材料、あるいは構成元素内
に前記高融点金属を含む材料の窒化物，或いは構成元素
内に前記高融点金属とＳｉとを含む材料の窒化物からな
り、また、前記第１の配線及び前記第２の配線はＣｕ，
Ａｕ，Ａｇなどの貴金属、あるいはＡｌを主体とする材
料からなることを特徴とする請求項１に記載の半導体装
置。
【請求項３】半導体基板上の絶縁膜に形成された第１の
配線を形成する工程と、前記第１の配線及び前記絶縁膜
上に層間絶縁膜を形成する工程と、前記層間絶縁膜に前
記第１の配線と接続するためのヴィア・ホールを形成す
る工程と、全面にバリアメタル層を堆積する工程と、前
記ヴィア・ホール底の前記バリアメタル層を除去する工
程と、前記ヴィア・ホール内を埋め込み、前記台１の配
線と接続するように前記層間絶縁膜上に前記第１の配線
と同一材料からなる第２の配線を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。
【請求項４】前記バリアメタル層としてＴｉ，Ｖ，Ｃ
ｒ，Ｚｒ，Ｎｂ，Ｍｏ，Ｈｆ，Ｔａ，Ｗ等の高融点金
属、あるいは構成元素内にＳｉを含む材料、あるいは構
成元素内に前記高融点金属を含む材料の窒化物、或いは
構成元素内に前記高融点金属とＳｉとを含む材料の窒化
物からなる層を堆積し、また、前記第１の配線及び第２
の配線の材料としてＣｕ，Ａｕ，Ａｇなどの貴金属、あ
るいはＡｌを主体とする材料を用いることを特徴とする
請求項３に記載の半導体装置の製造方法。