JPH07169835A - 半導体素子のメタルプラグの形成方法 - Google Patents
半導体素子のメタルプラグの形成方法Info
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- JPH07169835A JPH07169835A JP31360693A JP31360693A JPH07169835A JP H07169835 A JPH07169835 A JP H07169835A JP 31360693 A JP31360693 A JP 31360693A JP 31360693 A JP31360693 A JP 31360693A JP H07169835 A JPH07169835 A JP H07169835A
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- forming
- insulating film
- interlayer insulating
- contact hole
- metal plug
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Abstract
(57)【要約】
【目的】 コンタクトホール部へのＷプラグの形成後
に、再度、層間絶縁膜全面エッチバック又は、Ａｒスパ
ッタエッチを施すことにより、上層導電層（メタル配
線）の段差被覆性（カバレージ）の向上を図り得る、信
頼性の高い半導体素子のメタルプラグの形成方法を提供
する。 【構成】 半導体素子のコンタクトホールへのメタルプ
ラグの形成方法において、半導体素子のシリコン基板１
１上のソース・ドレイン領域１３上に層間絶縁膜１４を
形成する工程と、ソース・ドレイン領域１３上の層間絶
縁膜１４にコンタクトホール１５を形成する工程と、該
コンタクトホール１５へＷプラグ１８を形成する工程
と、層間絶縁膜１４をエッチバックし、Ｗプラグ１８の
トップ部１８ａと層間絶縁膜１４を略平坦に形成する工
程とを施す。
に、再度、層間絶縁膜全面エッチバック又は、Ａｒスパ
ッタエッチを施すことにより、上層導電層（メタル配
線）の段差被覆性（カバレージ）の向上を図り得る、信
頼性の高い半導体素子のメタルプラグの形成方法を提供
する。 【構成】 半導体素子のコンタクトホールへのメタルプ
ラグの形成方法において、半導体素子のシリコン基板１
１上のソース・ドレイン領域１３上に層間絶縁膜１４を
形成する工程と、ソース・ドレイン領域１３上の層間絶
縁膜１４にコンタクトホール１５を形成する工程と、該
コンタクトホール１５へＷプラグ１８を形成する工程
と、層間絶縁膜１４をエッチバックし、Ｗプラグ１８の
トップ部１８ａと層間絶縁膜１４を略平坦に形成する工
程とを施す。
Description
【０００１】
【産業上の利用分野】本発明は、ヴィアホール部へのメ
タル埋め込み技術を用いた半導体素子のメタルプラグの
形成方法に関するものである。
タル埋め込み技術を用いた半導体素子のメタルプラグの
形成方法に関するものである。
【０００２】
【従来の技術】従来、ヴィアホール部へのメタル埋め込
み技術としては、ＢＬＫ（ブランケット）−Ｗ（タング
ステン）ＣＶＤによるＷ埋め込み技術が一般に広く用い
られている。図２はかかる従来のＢＬＫ−ＷＣＶＤによ
る半導体素子のメタルプラグの形成工程断面図である。
み技術としては、ＢＬＫ（ブランケット）−Ｗ（タング
ステン）ＣＶＤによるＷ埋め込み技術が一般に広く用い
られている。図２はかかる従来のＢＬＫ−ＷＣＶＤによ
る半導体素子のメタルプラグの形成工程断面図である。
【０００３】まず、図２（ａ）に示すように、半導体基
板１上へゲート電極２、ソース・ドレイン領域３を有す
るトランジスタを形成後、ＰＳＧ，ＢＰＳＧ等ＣＶＤ酸
化膜からなる層間絶縁膜４を基板全面に形成し、しかる
べき平坦化処理を施した後に、周知のホトリソ・エッチ
ング技術によりコンタクトホール５を形成する。次に、
図２（ｂ）に示すように、スパッタにより、Ｔｉ膜を基
板全面に形成した後に、Ｎ2 雰囲気中のＲＴＡ処理によ
り、熱窒化（ＴｉＮ）膜６を形成する。引き続き、Ｗ−
ＣＶＤにより基板全面にＷ膜７を形成する。
板１上へゲート電極２、ソース・ドレイン領域３を有す
るトランジスタを形成後、ＰＳＧ，ＢＰＳＧ等ＣＶＤ酸
化膜からなる層間絶縁膜４を基板全面に形成し、しかる
べき平坦化処理を施した後に、周知のホトリソ・エッチ
ング技術によりコンタクトホール５を形成する。次に、
図２（ｂ）に示すように、スパッタにより、Ｔｉ膜を基
板全面に形成した後に、Ｎ2 雰囲気中のＲＴＡ処理によ
り、熱窒化（ＴｉＮ）膜６を形成する。引き続き、Ｗ−
ＣＶＤにより基板全面にＷ膜７を形成する。
【０００４】次に、図２（ｃ）に示すように、全面エッ
チバックにより、コンタクト部以外のＷ膜７をエッチン
グ除去し、上面部８ａを有するＷプラグ８を形成する。
次に、図２（ｄ）に示すように、メタル配線９を形成す
る。
チバックにより、コンタクト部以外のＷ膜７をエッチン
グ除去し、上面部８ａを有するＷプラグ８を形成する。
次に、図２（ｄ）に示すように、メタル配線９を形成す
る。
【０００５】
【発明が解決しようとする課題】しかしながら、以上述
べた従来の方法においては、Ｗ全面エッチバックでは、
エッチングプロセス制御性の問題から、エッチング終了
時に、コンタクト部のＷプラグにロスが発生するのが常
である〔図２（ｃ）参照〕。そのために、その後のメタ
ル配線スパッタの際の当該接続部のメタル配線の段差被
覆性（カバレージ）を悪化させ〔図２（ｄ）参照〕、配
線のエレクトロマイグレーション（Ｅｌｅｃｔｒｏ ｍ
ｉｇｒａｔｉｏｎ）寿命を低下させることになる。ここ
で、エレクトロマイグレーション現象とは、導体に電流
を流すことにより金属イオンが移動する現象で、Ａｌ配
線では電子の流れる方向にＡｌイオンが移動し、陽極側
にヒロック（金属の突起物）、陰極側にボイド（空孔：
金属イオンの抜けた跡）が発生する。
べた従来の方法においては、Ｗ全面エッチバックでは、
エッチングプロセス制御性の問題から、エッチング終了
時に、コンタクト部のＷプラグにロスが発生するのが常
である〔図２（ｃ）参照〕。そのために、その後のメタ
ル配線スパッタの際の当該接続部のメタル配線の段差被
覆性（カバレージ）を悪化させ〔図２（ｄ）参照〕、配
線のエレクトロマイグレーション（Ｅｌｅｃｔｒｏ ｍ
ｉｇｒａｔｉｏｎ）寿命を低下させることになる。ここ
で、エレクトロマイグレーション現象とは、導体に電流
を流すことにより金属イオンが移動する現象で、Ａｌ配
線では電子の流れる方向にＡｌイオンが移動し、陽極側
にヒロック（金属の突起物）、陰極側にボイド（空孔：
金属イオンの抜けた跡）が発生する。
【０００６】また、多層配線においては、このＷプラグ
のロス発生のために、コンタクト直上部にメタル配線間
接続部（スルーホール）を形成できないという問題があ
る。本発明は、以上の問題点を除去するため、コンタク
トホールへのＷプラグ形成後に、再度、層間絶縁膜全面
エッチバック又は、Ａｒスパッタエッチを施すことによ
り、上層導電層（メタル配線）の段差被覆性の向上を図
り得る、信頼性の高い半導体素子のメタルプラグの形成
方法を提供することを目的とする。
のロス発生のために、コンタクト直上部にメタル配線間
接続部（スルーホール）を形成できないという問題があ
る。本発明は、以上の問題点を除去するため、コンタク
トホールへのＷプラグ形成後に、再度、層間絶縁膜全面
エッチバック又は、Ａｒスパッタエッチを施すことによ
り、上層導電層（メタル配線）の段差被覆性の向上を図
り得る、信頼性の高い半導体素子のメタルプラグの形成
方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するために、半導体素子のコンタクトホールへのメタ
ルプラグの形成方法において、 （Ａ）半導体素子の導電層上に層間絶縁膜を形成する工
程と、前記導電層上の層間絶縁膜にコンタクトホールを
形成する工程と、該コンタクトホールへメタルプラグを
形成する工程と、前記層間絶縁膜をエッチバックし、前
記メタルプラグのトップ部と前記層間絶縁膜を略平坦に
形成する工程とを施すようにしたものである。
成するために、半導体素子のコンタクトホールへのメタ
ルプラグの形成方法において、 （Ａ）半導体素子の導電層上に層間絶縁膜を形成する工
程と、前記導電層上の層間絶縁膜にコンタクトホールを
形成する工程と、該コンタクトホールへメタルプラグを
形成する工程と、前記層間絶縁膜をエッチバックし、前
記メタルプラグのトップ部と前記層間絶縁膜を略平坦に
形成する工程とを施すようにしたものである。
【０００８】（Ｂ）半導体素子の導電層上に層間絶縁膜
を形成する工程と、前記導電層上の層間絶縁膜にコンタ
クトホールを形成する工程と、該コンタクトホールへメ
タルプラグを形成する工程と、前記コンタクトホールの
コーナー部にテーパを形成し、前記メタルプラグのトッ
プ部と前記層間絶縁膜を略平坦に形成する工程とを施す
ようにしたものである。
を形成する工程と、前記導電層上の層間絶縁膜にコンタ
クトホールを形成する工程と、該コンタクトホールへメ
タルプラグを形成する工程と、前記コンタクトホールの
コーナー部にテーパを形成し、前記メタルプラグのトッ
プ部と前記層間絶縁膜を略平坦に形成する工程とを施す
ようにしたものである。
【０００９】（Ｃ）半導体素子の導電層上に層間絶縁膜
を形成する工程と、前記導電層上の層間絶縁膜にコンタ
クトホールを形成する工程と、該コンタクトホールへメ
タルプラグを形成する工程と、前記層間絶縁膜をエッチ
バックし、前記メタルプラグのトップ部を前記層間絶縁
膜より僅かに突出させる工程とを施すようにしたもので
ある。
を形成する工程と、前記導電層上の層間絶縁膜にコンタ
クトホールを形成する工程と、該コンタクトホールへメ
タルプラグを形成する工程と、前記層間絶縁膜をエッチ
バックし、前記メタルプラグのトップ部を前記層間絶縁
膜より僅かに突出させる工程とを施すようにしたもので
ある。
【００１０】（Ｄ）前記半導体素子の導電層上に層間絶
縁膜を形成する工程は、エッチが予定される高さに形成
される膜厚の第１の層間絶縁膜と、該第１の層間絶縁膜
上に形成される終点検出用薄膜と、該終点検出用薄膜上
に形成される第２の層間絶縁膜とをそれぞれ形成するよ
うにしたものである。 （Ｅ）前記コンタクトホールの近傍に中間導電層がある
箇所は、レジストにてマスキングして、層間絶縁膜をエ
ッチバックするようにしたものである。
縁膜を形成する工程は、エッチが予定される高さに形成
される膜厚の第１の層間絶縁膜と、該第１の層間絶縁膜
上に形成される終点検出用薄膜と、該終点検出用薄膜上
に形成される第２の層間絶縁膜とをそれぞれ形成するよ
うにしたものである。 （Ｅ）前記コンタクトホールの近傍に中間導電層がある
箇所は、レジストにてマスキングして、層間絶縁膜をエ
ッチバックするようにしたものである。
【００１１】（Ｆ）前記コンタクトホールの近傍に中間
導電層がある箇所のコンタクトホールの形成にあたって
は、そのコンタクトホールの径を大に形成するようにし
たものである。
導電層がある箇所のコンタクトホールの形成にあたって
は、そのコンタクトホールの径を大に形成するようにし
たものである。
【００１２】
【作用】本発明によれば、半導体素子のコンタクトホー
ルへのメタルプラグの形成方法において、半導体素子の
導電層上に層間絶縁膜を形成し、前記導電層上の層間絶
縁膜にコンタクトホールを形成し、該コンタクトホール
へメタルプラグを形成し、前記層間絶縁膜をエッチバッ
クし、前記メタルプラグのトップ部と前記層間絶縁膜を
略平坦に形成するようにしたので、上層導電層（Ａｌ配
線）の段差被覆性（カバレージ）が改善され、ＭＥ（エ
レクトロマイグレーション）耐性が向上し、安定した接
続を行うことができる。
ルへのメタルプラグの形成方法において、半導体素子の
導電層上に層間絶縁膜を形成し、前記導電層上の層間絶
縁膜にコンタクトホールを形成し、該コンタクトホール
へメタルプラグを形成し、前記層間絶縁膜をエッチバッ
クし、前記メタルプラグのトップ部と前記層間絶縁膜を
略平坦に形成するようにしたので、上層導電層（Ａｌ配
線）の段差被覆性（カバレージ）が改善され、ＭＥ（エ
レクトロマイグレーション）耐性が向上し、安定した接
続を行うことができる。
【００１３】また、コンタクトホールのコーナー部にＡ
ｒスパッタによりテーパを形成するようにしたので、工
程が簡素になり、しかも上層導電層の段差被覆性の向上
を図ることができる。更に、コンタクトホール内から突
出するようにメタルプラグを形成することにより、段差
被覆性の悪いメタル配線の段差被覆性の更なる改善を図
ることができる。特に、メタルプラグの上面部に加え
て、それに続く上端側面部も接続部として寄与させるこ
とができるので、接続の信頼性を高めることができると
ともに、高密度化を図ることができる。
ｒスパッタによりテーパを形成するようにしたので、工
程が簡素になり、しかも上層導電層の段差被覆性の向上
を図ることができる。更に、コンタクトホール内から突
出するようにメタルプラグを形成することにより、段差
被覆性の悪いメタル配線の段差被覆性の更なる改善を図
ることができる。特に、メタルプラグの上面部に加え
て、それに続く上端側面部も接続部として寄与させるこ
とができるので、接続の信頼性を高めることができると
ともに、高密度化を図ることができる。
【００１４】また、前記半導体素子の導電層上に層間絶
縁膜を、エッチが予定される高さに形成される膜厚の第
１の層間絶縁膜と、該第１の層間絶縁膜上に形成される
終点検出用薄膜と、該終点検出用薄膜上に形成される第
２の層間絶縁膜とで構成するようにしたので、層間絶縁
膜のエッチングにあたり、終点検出用薄膜の存在によ
り、精度良くエッチングを終了することができ、メタル
プラグを適切な高さだけ、コンタクトホールより突出さ
せることができる。
縁膜を、エッチが予定される高さに形成される膜厚の第
１の層間絶縁膜と、該第１の層間絶縁膜上に形成される
終点検出用薄膜と、該終点検出用薄膜上に形成される第
２の層間絶縁膜とで構成するようにしたので、層間絶縁
膜のエッチングにあたり、終点検出用薄膜の存在によ
り、精度良くエッチングを終了することができ、メタル
プラグを適切な高さだけ、コンタクトホールより突出さ
せることができる。
【００１５】更に、前記コンタクトホールの近傍に中間
導電層がある箇所は、レジストにてマスキングして、層
間絶縁膜をエッチバックするようにしたので、中間導電
層を十分に保護することができる。また、前記コンタク
トホールの近傍に中間導電層がある箇所のコンタクトホ
ールの形成にあたっては、そのコンタクトホールの径を
大に形成するようにしたので、上記した処理が不可能な
場合においても、上層導電層との接触を十分にとること
ができ、接続の信頼性を高めることができる。
導電層がある箇所は、レジストにてマスキングして、層
間絶縁膜をエッチバックするようにしたので、中間導電
層を十分に保護することができる。また、前記コンタク
トホールの近傍に中間導電層がある箇所のコンタクトホ
ールの形成にあたっては、そのコンタクトホールの径を
大に形成するようにしたので、上記した処理が不可能な
場合においても、上層導電層との接触を十分にとること
ができ、接続の信頼性を高めることができる。
【００１６】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。図１は本発明の第１の実施例を示す半
導体素子のメタルプラグの形成工程断面図である。ま
ず、図１（ａ）に示すように、シリコン基板１１上へゲ
ート電極１２、ソース・ドレイン領域１３を有するトラ
ンジスタを形成後に、ＰＳＧ，ＢＰＳＧ等ＣＶＤ酸化膜
からなる層間絶縁膜１４を基板全面に形成し、しかるべ
き平坦化処理を施した後に、周知のホトリソ・エッチン
グ技術により、コンタクトホール１５を形成する。
ながら説明する。図１は本発明の第１の実施例を示す半
導体素子のメタルプラグの形成工程断面図である。ま
ず、図１（ａ）に示すように、シリコン基板１１上へゲ
ート電極１２、ソース・ドレイン領域１３を有するトラ
ンジスタを形成後に、ＰＳＧ，ＢＰＳＧ等ＣＶＤ酸化膜
からなる層間絶縁膜１４を基板全面に形成し、しかるべ
き平坦化処理を施した後に、周知のホトリソ・エッチン
グ技術により、コンタクトホール１５を形成する。
【００１７】次に、図１（ｂ）に示すように、スパッタ
により、Ｔｉ膜を基板全面に形成した後に、Ｎ2 雰囲気
中のＲＴＡ処理により、熱窒化（ＴｉＮ）膜１６を形成
し、引き続き、Ｗ−ＣＶＤにより基板全面にＷ膜１７を
形成する。次に、図１（ｃ）に示すように、全面エッチ
バックにより、コンタクト部以外のＷ膜１７をエッチン
グ除去し、Ｗプラグ１８を形成する。
により、Ｔｉ膜を基板全面に形成した後に、Ｎ2 雰囲気
中のＲＴＡ処理により、熱窒化（ＴｉＮ）膜１６を形成
し、引き続き、Ｗ−ＣＶＤにより基板全面にＷ膜１７を
形成する。次に、図１（ｃ）に示すように、全面エッチ
バックにより、コンタクト部以外のＷ膜１７をエッチン
グ除去し、Ｗプラグ１８を形成する。
【００１８】ここで、コンタクトホール径０．８〜０．
５μｍ、深さ０．５〜２．０μｍでのＷ埋め込みにおけ
るプラグロス量（落ち込み量）は、約０．２〜０．３μ
ｍである。しかし、実際のロス量は、更に深く、図１
（ｃ）に示すように、逆円錐形を呈しており、この現象
がその後の当該接続部メタル配線カバレージ悪化の原因
となっている。
５μｍ、深さ０．５〜２．０μｍでのＷ埋め込みにおけ
るプラグロス量（落ち込み量）は、約０．２〜０．３μ
ｍである。しかし、実際のロス量は、更に深く、図１
（ｃ）に示すように、逆円錐形を呈しており、この現象
がその後の当該接続部メタル配線カバレージ悪化の原因
となっている。
【００１９】ここまでは、前記した従来のＢＬＫ−ＷＣ
ＶＤ法により形成することができる〔図２（ａ）〜図２
（ｃ）参照〕。次に、図１（ｄ）に示すように、コンタ
クト形成エッチング条件により、全面エッチバックを行
い、層間絶縁膜１４を０．２〜０．３μｍエッチング除
去し、層間絶縁膜１９を形成する。なお、層間絶縁膜１
４を形成するときは、設定膜厚に対し、０．２〜０．３
μｍ厚く形成しておき、最終的な層間絶縁膜１９が設定
膜厚になるようにする。
ＶＤ法により形成することができる〔図２（ａ）〜図２
（ｃ）参照〕。次に、図１（ｄ）に示すように、コンタ
クト形成エッチング条件により、全面エッチバックを行
い、層間絶縁膜１４を０．２〜０．３μｍエッチング除
去し、層間絶縁膜１９を形成する。なお、層間絶縁膜１
４を形成するときは、設定膜厚に対し、０．２〜０．３
μｍ厚く形成しておき、最終的な層間絶縁膜１９が設定
膜厚になるようにする。
【００２０】次に、図１（ｅ）に示すように、メタル配
線スパッタにより、メタル配線２０を形成する。ここで
は、上記した処理により、Ｗプラグトップ部１８ａと層
間絶縁膜１９の表面が一致することから、上層導電層
（Ａｌ配線）の段差被覆性（カバレージ）が改善され、
安定した接続を行うことができる。また、段差被覆性
（カバレージ）の改善に伴い、ＭＥ（エレクトロマイグ
レーション）耐性を向上させることができ、高い信頼性
の接続を行うことができる。
線スパッタにより、メタル配線２０を形成する。ここで
は、上記した処理により、Ｗプラグトップ部１８ａと層
間絶縁膜１９の表面が一致することから、上層導電層
（Ａｌ配線）の段差被覆性（カバレージ）が改善され、
安定した接続を行うことができる。また、段差被覆性
（カバレージ）の改善に伴い、ＭＥ（エレクトロマイグ
レーション）耐性を向上させることができ、高い信頼性
の接続を行うことができる。
【００２１】次に、本発明の第２の実施例について説明
する。図３は本発明の第２の実施例を示す半導体素子の
メタルプラグの形成工程断面図である。まず、図３
（ａ）に示すように、シリコン基板１１上へゲート電極
１２、ソース・ドレイン領域１３を有するトランジスタ
を形成後、ＰＳＧ，ＢＰＳＧ等ＣＶＤ酸化膜からなる絶
縁膜１４を基板全面に形成し、しかるべき平坦化処理を
施した後に、周知のホトリソ・エッチング技術により、
コンタクトホール１５を形成する。
する。図３は本発明の第２の実施例を示す半導体素子の
メタルプラグの形成工程断面図である。まず、図３
（ａ）に示すように、シリコン基板１１上へゲート電極
１２、ソース・ドレイン領域１３を有するトランジスタ
を形成後、ＰＳＧ，ＢＰＳＧ等ＣＶＤ酸化膜からなる絶
縁膜１４を基板全面に形成し、しかるべき平坦化処理を
施した後に、周知のホトリソ・エッチング技術により、
コンタクトホール１５を形成する。
【００２２】次に、図３（ｂ）に示すように、スパッタ
により、Ｔｉ膜を基板全面に形成した後に、Ｎ2 雰囲気
中のＲＴＡ処理により、熱窒化（ＴｉＮ）膜１６を形成
し、引き続き、Ｗ−ＣＶＤにより基板全面にＷ膜１７を
形成する。次に、図３（ｃ）に示すように、全面エッチ
バックにより、コンタクト部以外のＷ膜１７をエッチン
グ除去し、Ｗプラグ１８を形成する。
により、Ｔｉ膜を基板全面に形成した後に、Ｎ2 雰囲気
中のＲＴＡ処理により、熱窒化（ＴｉＮ）膜１６を形成
し、引き続き、Ｗ−ＣＶＤにより基板全面にＷ膜１７を
形成する。次に、図３（ｃ）に示すように、全面エッチ
バックにより、コンタクト部以外のＷ膜１７をエッチン
グ除去し、Ｗプラグ１８を形成する。
【００２３】ここまでは、前記した第１の実施例と同様
の工程により形成することができる〔図１（ａ）〜図１
（ｃ）参照〕。次に、図３（ｄ）に示すように、Ａｒス
パッタエッチにより、層間絶縁膜１４のコンタクトホー
ル１５のコーナー部にテーパ２１を形成する。次に、図
３（ｅ）に示すように、メタル配線スパッタにより、メ
タル配線２２を形成する。
の工程により形成することができる〔図１（ａ）〜図１
（ｃ）参照〕。次に、図３（ｄ）に示すように、Ａｒス
パッタエッチにより、層間絶縁膜１４のコンタクトホー
ル１５のコーナー部にテーパ２１を形成する。次に、図
３（ｅ）に示すように、メタル配線スパッタにより、メ
タル配線２２を形成する。
【００２４】ここでは、上記した処理により、Ｗプラグ
１８のトップ部１８ａと層間絶縁膜１４の表面が略一致
することから、十分なカバレージを確保することができ
るとともに、工程の簡素化を図ることができる。次に、
本発明の第３の実施例について説明する。図４は本発明
の第３の実施例を示す半導体素子のメタルプラグの形成
工程断面図である。
１８のトップ部１８ａと層間絶縁膜１４の表面が略一致
することから、十分なカバレージを確保することができ
るとともに、工程の簡素化を図ることができる。次に、
本発明の第３の実施例について説明する。図４は本発明
の第３の実施例を示す半導体素子のメタルプラグの形成
工程断面図である。
【００２５】（１）まず、図４（ａ）に示すように、Ｎ
+ 拡散層３２が形成されたシリコン基板３１上に絶縁膜
（シリコン酸化膜）３３が、例えば８０００Å形成され
ている。これを（図示せず）通常のホトリソ・エッチン
グ技術を用い、シリコン酸化膜３３を貫通し、Ｎ+ 拡散
層３２に達するコンタクトホール３４を形成する。次い
で、密着層となるＴｉＮ膜を約１０００Åスパッタし
（図示せず）、次に、全面にＷをＣＶＤにより形成する
〔ＢＬＫ（ブランケット）Ｗと呼ばれる〕。このＢＬＫ
−Ｗの全面エッチング技術により、Ｗプラグ３５をコン
タクトホール３４内に埋め込む。この際、Ｗプラグ３５
の高さは、面内均一性、ローディング効果、オーバエッ
チ等によりシリコン酸化膜３３の高さよりは低くなり、
コンタクトホール３４内に埋設される形（例えば２００
０Å）になる。
+ 拡散層３２が形成されたシリコン基板３１上に絶縁膜
（シリコン酸化膜）３３が、例えば８０００Å形成され
ている。これを（図示せず）通常のホトリソ・エッチン
グ技術を用い、シリコン酸化膜３３を貫通し、Ｎ+ 拡散
層３２に達するコンタクトホール３４を形成する。次い
で、密着層となるＴｉＮ膜を約１０００Åスパッタし
（図示せず）、次に、全面にＷをＣＶＤにより形成する
〔ＢＬＫ（ブランケット）Ｗと呼ばれる〕。このＢＬＫ
−Ｗの全面エッチング技術により、Ｗプラグ３５をコン
タクトホール３４内に埋め込む。この際、Ｗプラグ３５
の高さは、面内均一性、ローディング効果、オーバエッ
チ等によりシリコン酸化膜３３の高さよりは低くなり、
コンタクトホール３４内に埋設される形（例えば２００
０Å）になる。
【００２６】（２）次に、図４（ｂ）に示すように、Ｗ
プラグ３５とシリコン酸化膜３３の選択比が大きくとれ
る条件で、シリコン酸化膜３３を約４０００Å全面エッ
チバックして、Ｗプラグ３５がシリコン酸化膜３３表面
より約２０００Å突出した形状を得る。 （３）次に、図４（ｃ）に示すように、バリアメタルと
して、ＴｉＮ膜を１０００Å、メタルとしてＡｌ−Ｓｉ
−Ｃｕ膜を７０００Å、ＡＲＭとしてＴｉＮ膜を１００
０Å（それぞれ図示なし）スパッタにより形成し、通常
のホトリソ／エッチング技術を用いパターニングするこ
とにより、メタル積層配線層３６を形成する。
プラグ３５とシリコン酸化膜３３の選択比が大きくとれ
る条件で、シリコン酸化膜３３を約４０００Å全面エッ
チバックして、Ｗプラグ３５がシリコン酸化膜３３表面
より約２０００Å突出した形状を得る。 （３）次に、図４（ｃ）に示すように、バリアメタルと
して、ＴｉＮ膜を１０００Å、メタルとしてＡｌ−Ｓｉ
−Ｃｕ膜を７０００Å、ＡＲＭとしてＴｉＮ膜を１００
０Å（それぞれ図示なし）スパッタにより形成し、通常
のホトリソ／エッチング技術を用いパターニングするこ
とにより、メタル積層配線層３６を形成する。
【００２７】このように、コンタクトホール内をメタル
プラグで完全に埋め込まないようにし、コンタクトホー
ル内から突出するようにメタルプラグを形成することに
より、段差被覆性（カバレージ）の悪いメタル（Ａｌ）
配線の段差被覆性の更なる改善を図ることができる。こ
の点について、図５、図６及び図７を用いて詳細に説明
する。
プラグで完全に埋め込まないようにし、コンタクトホー
ル内から突出するようにメタルプラグを形成することに
より、段差被覆性（カバレージ）の悪いメタル（Ａｌ）
配線の段差被覆性の更なる改善を図ることができる。こ
の点について、図５、図６及び図７を用いて詳細に説明
する。
【００２８】すなわち、図５（ａ）に示すように、従来
の場合は、層間絶縁膜４に形成されたコンタクトホール
５内にＷプラグ８が埋め込まれているので、メタル配線
との接続に寄与する面積は、せいぜいそのＷプラグ８の
上面８ａの面積である。これに対して、この実施例の場
合は、図５（ｂ）に示すように、シリコン酸化膜３３の
表面からＷプラグ３５が突出するので、そのＷプラグ３
５の上面部３５ａに加えて、それに続く上端側面部３５
ｂも接続部として寄与するので、その分、接触面積を向
上させることができる。
の場合は、層間絶縁膜４に形成されたコンタクトホール
５内にＷプラグ８が埋め込まれているので、メタル配線
との接続に寄与する面積は、せいぜいそのＷプラグ８の
上面８ａの面積である。これに対して、この実施例の場
合は、図５（ｂ）に示すように、シリコン酸化膜３３の
表面からＷプラグ３５が突出するので、そのＷプラグ３
５の上面部３５ａに加えて、それに続く上端側面部３５
ｂも接続部として寄与するので、その分、接触面積を向
上させることができる。
【００２９】また、図６（ｂ）示すように、従来の場合
は、Ｗプラグ８に接続するメタル配線９の幅ｄ1 は、合
わせ余裕ｄM1を持たせて、図６（ａ）に示すように、メ
タル配線９がＷプラグ８からはみ出さないようにしてい
る。したがって、その分メタル配線９の幅ｄ1 は大きく
なる。これに対して、この実施例の場合は、図７（ｂ）
に示すように、メタル積層配線３６がＷプラグ３５から
少々外れても、Ｗプラグ３５の上面部３５ａに加えて、
それに続く上端側面部３５ｂも接触させることができる
ので、十分な接続を行うことができることになり、図７
（ａ）に示すように、Ｗプラグ３５に接続するメタル配
線３６は、合わせ余裕ｄM2を小さくすることができ、そ
の分、メタル積層配線３６の幅ｄ2 を小さくすることが
できる。
は、Ｗプラグ８に接続するメタル配線９の幅ｄ1 は、合
わせ余裕ｄM1を持たせて、図６（ａ）に示すように、メ
タル配線９がＷプラグ８からはみ出さないようにしてい
る。したがって、その分メタル配線９の幅ｄ1 は大きく
なる。これに対して、この実施例の場合は、図７（ｂ）
に示すように、メタル積層配線３６がＷプラグ３５から
少々外れても、Ｗプラグ３５の上面部３５ａに加えて、
それに続く上端側面部３５ｂも接触させることができる
ので、十分な接続を行うことができることになり、図７
（ａ）に示すように、Ｗプラグ３５に接続するメタル配
線３６は、合わせ余裕ｄM2を小さくすることができ、そ
の分、メタル積層配線３６の幅ｄ2 を小さくすることが
できる。
【００３０】また、コンタクトホールが微小な場合に
も、接続の信頼性を高めることができる。したがって、
メタル配線の微細化を図ることができ、高密度化に適す
る。次に、本発明の第４の実施例について説明する。図
８は本発明の第４の実施例を示す半導体素子のメタルプ
ラグの形成工程断面図である。
も、接続の信頼性を高めることができる。したがって、
メタル配線の微細化を図ることができ、高密度化に適す
る。次に、本発明の第４の実施例について説明する。図
８は本発明の第４の実施例を示す半導体素子のメタルプ
ラグの形成工程断面図である。
【００３１】（１）まず、図８（ａ）に示すように、拡
散層４２が形成されたシリコン基板４１上に、シリコン
酸化膜４３ａを４０００Å、シリコン窒化膜４３ｂを５
００Å、シリコン酸化膜４３ｃを４０００Å積層して形
成する。この３層の積層された絶縁膜を、通常のホトリ
ソ／エッチング技術を用い（図示せず）、コンタクトホ
ール４４を形成する。次いで、第３の実施例の図４
（ａ）と同様に、ＢＬＫ−Ｗを全面エッチバックして、
コンタクトホール４４内にＷプラグ４５を埋め込む。
散層４２が形成されたシリコン基板４１上に、シリコン
酸化膜４３ａを４０００Å、シリコン窒化膜４３ｂを５
００Å、シリコン酸化膜４３ｃを４０００Å積層して形
成する。この３層の積層された絶縁膜を、通常のホトリ
ソ／エッチング技術を用い（図示せず）、コンタクトホ
ール４４を形成する。次いで、第３の実施例の図４
（ａ）と同様に、ＢＬＫ−Ｗを全面エッチバックして、
コンタクトホール４４内にＷプラグ４５を埋め込む。
【００３２】（２）次に、図８（ｂ）に示すように、シ
リコン酸化膜４３ｃと、Ｗプラグ４５とシリコン窒化膜
４３ｂのエッチング選択比が大きくとれるエッチング条
件で、全面エッチバックを約４０００Å行う。この際、
上記選択比の条件で行っているので、シリコン窒化膜４
３ｂで精度良くエッチング終了することができ、Ｗプラ
グ４５を２０００Åの高さ、コンタクトホール４４より
突出した形状を得る。
リコン酸化膜４３ｃと、Ｗプラグ４５とシリコン窒化膜
４３ｂのエッチング選択比が大きくとれるエッチング条
件で、全面エッチバックを約４０００Å行う。この際、
上記選択比の条件で行っているので、シリコン窒化膜４
３ｂで精度良くエッチング終了することができ、Ｗプラ
グ４５を２０００Åの高さ、コンタクトホール４４より
突出した形状を得る。
【００３３】（３）次に、図８（ｃ）に示すように、バ
リアメタルとして、ＴｉＮ膜を１０００Å、メタルとし
てＡｌ−Ｓｉ−Ｃｕ膜を７０００Å、ＡＲＭとしてＴｉ
Ｎ膜を１０００Å、スパッタにより形成し、通常のホト
リソ／エッチング技術を用いパターニングすることによ
り、メタル積層配線層４６を形成する。次に、本発明の
第５の実施例について説明する。
リアメタルとして、ＴｉＮ膜を１０００Å、メタルとし
てＡｌ−Ｓｉ−Ｃｕ膜を７０００Å、ＡＲＭとしてＴｉ
Ｎ膜を１０００Å、スパッタにより形成し、通常のホト
リソ／エッチング技術を用いパターニングすることによ
り、メタル積層配線層４６を形成する。次に、本発明の
第５の実施例について説明する。
【００３４】図９は本発明の第５の実施例を示す半導体
素子のメタルプラグの形成工程断面図である。 （１）まず、図９（ａ）に示すように、拡散層５２が形
成されたシリコン基板５１上に、層間絶縁膜５３と中間
導電層５７、例えばポリサイド層が既にパターニングさ
れている。この層間絶縁膜５３にコンタクト径の異なる
コンタクトホール５４ａ，５４ｂを拡散層５２へ達する
ように、通常のホトリソ／エッチング技術により形成す
る。次に、前記したＢＬＫ−ＷＣＶＤ法により、Ｗプラ
グ５５ａ，５５ｂを各々のコンタクトホール５４ａ，５
４ｂにエッチバック技術により形成する。更に、通常の
ホトリソ技術により、レジスト５８をパターニングす
る。
素子のメタルプラグの形成工程断面図である。 （１）まず、図９（ａ）に示すように、拡散層５２が形
成されたシリコン基板５１上に、層間絶縁膜５３と中間
導電層５７、例えばポリサイド層が既にパターニングさ
れている。この層間絶縁膜５３にコンタクト径の異なる
コンタクトホール５４ａ，５４ｂを拡散層５２へ達する
ように、通常のホトリソ／エッチング技術により形成す
る。次に、前記したＢＬＫ−ＷＣＶＤ法により、Ｗプラ
グ５５ａ，５５ｂを各々のコンタクトホール５４ａ，５
４ｂにエッチバック技術により形成する。更に、通常の
ホトリソ技術により、レジスト５８をパターニングす
る。
【００３５】（２）次に、図９（ｂ）に示すように、そ
のレジスト５８をマスクに層間絶縁膜５３のエッチバッ
クを行い、コンタクトホール５４ａのＷプラグ５５ａの
トップ部が周囲の層間絶縁膜５３より突出するようにす
る。一方、コンタクトホール５４ｂは、レジスト５８に
よるマスクでマスキングするため形状は変わらない。 （３）次に、図９（ｃ）に示すように、Ａｌ配線５６を
形成する。
のレジスト５８をマスクに層間絶縁膜５３のエッチバッ
クを行い、コンタクトホール５４ａのＷプラグ５５ａの
トップ部が周囲の層間絶縁膜５３より突出するようにす
る。一方、コンタクトホール５４ｂは、レジスト５８に
よるマスクでマスキングするため形状は変わらない。 （３）次に、図９（ｃ）に示すように、Ａｌ配線５６を
形成する。
【００３６】本実施例では、下層導電層として拡散層５
２、上層導電層としてＡｌ配線５６としているが、下層
導電層と上層導電層間をメタルプラグで接続するのであ
るから、下層、上層の組み合わせは、多結晶Ｓｉ、ポリ
サイド、サリサイド、高融点金属、メタル（ＡｌやＣ
ｕ）等であっても構わない。このように構成することに
より、前記コンタクトホールの近傍に中間導電層がある
箇所は、レジストにてマスキングして、層間絶縁膜をエ
ッチバックするようにしたので、中間導電層を十分に保
護することができる。
２、上層導電層としてＡｌ配線５６としているが、下層
導電層と上層導電層間をメタルプラグで接続するのであ
るから、下層、上層の組み合わせは、多結晶Ｓｉ、ポリ
サイド、サリサイド、高融点金属、メタル（ＡｌやＣ
ｕ）等であっても構わない。このように構成することに
より、前記コンタクトホールの近傍に中間導電層がある
箇所は、レジストにてマスキングして、層間絶縁膜をエ
ッチバックするようにしたので、中間導電層を十分に保
護することができる。
【００３７】また、前記コンタクトホールの近傍に中間
導電層がある箇所のコンタクトホールの形成にあたって
は、そのコンタクトホールの径を大に形成するようにし
たので、上記した処理が不可能な場合においても、上層
導電層との接触を十分にとることができ、接続の信頼性
を高めることができる。また、本実施例では、Ｗプラグ
の形成にあたっては、選択ＣＶＤ成長によるＣＶＤでも
構わないし、ＢＰＣ（Ｂｕｒｉｅｄ ＰｏｌｙＳｉ Ｃ
ｏｎｔａｃｔ）であってもプラグとなるものならば何で
も良い。
導電層がある箇所のコンタクトホールの形成にあたって
は、そのコンタクトホールの径を大に形成するようにし
たので、上記した処理が不可能な場合においても、上層
導電層との接触を十分にとることができ、接続の信頼性
を高めることができる。また、本実施例では、Ｗプラグ
の形成にあたっては、選択ＣＶＤ成長によるＣＶＤでも
構わないし、ＢＰＣ（Ｂｕｒｉｅｄ ＰｏｌｙＳｉ Ｃ
ｏｎｔａｃｔ）であってもプラグとなるものならば何で
も良い。
【００３８】なお、発明は上記実施例に限定されるもの
ではなく、本発明の趣旨に基づいて種々の変形が可能で
あり、これらを本発明の範囲から排除するものではな
い。
ではなく、本発明の趣旨に基づいて種々の変形が可能で
あり、これらを本発明の範囲から排除するものではな
い。
【００３９】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、コンタクトホールへのメタルプラグの形成方法
において、半導体素子の導電層上に層間絶縁膜を形成
し、前記導電層上の層間絶縁膜にコンタクトホールを形
成し、該コンタクトホールへメタルプラグを形成した
後、前記層間絶縁膜をエッチバックし、前記メタルプラ
グのトップ部と前記層間絶縁膜を略平坦に形成するよう
にしたので、上層導電層（Ａｌ配線）の段差被覆性が改
善され、エレクトロマイグレーション耐性が向上し、安
定した接続を行うことができる。
よれば、コンタクトホールへのメタルプラグの形成方法
において、半導体素子の導電層上に層間絶縁膜を形成
し、前記導電層上の層間絶縁膜にコンタクトホールを形
成し、該コンタクトホールへメタルプラグを形成した
後、前記層間絶縁膜をエッチバックし、前記メタルプラ
グのトップ部と前記層間絶縁膜を略平坦に形成するよう
にしたので、上層導電層（Ａｌ配線）の段差被覆性が改
善され、エレクトロマイグレーション耐性が向上し、安
定した接続を行うことができる。
【００４０】また、コンタクトホールのコーナー部に、
テーパを形成するようにしたので、工程が簡素になり、
しかも上層導電層の段差被覆性の向上を図ることができ
る。更に、コンタクトホール内から突出するようにメタ
ルプラグを形成することにより、段差被覆性の悪いメタ
ル配線の段差被覆性の更なる改善を図ることができる。
特に、メタルプラグの上面部に加えて、それに続く上端
側面部も接続部として寄与させることができるので、接
続の信頼性を高めることができるとともに、高密度化を
図ることができる。
テーパを形成するようにしたので、工程が簡素になり、
しかも上層導電層の段差被覆性の向上を図ることができ
る。更に、コンタクトホール内から突出するようにメタ
ルプラグを形成することにより、段差被覆性の悪いメタ
ル配線の段差被覆性の更なる改善を図ることができる。
特に、メタルプラグの上面部に加えて、それに続く上端
側面部も接続部として寄与させることができるので、接
続の信頼性を高めることができるとともに、高密度化を
図ることができる。
【図１】本発明の第１の実施例を示す半導体素子のメタ
ルプラグの形成工程断面図である。
ルプラグの形成工程断面図である。
【図２】従来の半導体素子のメタルプラグの形成工程断
面図である。
面図である。
【図３】本発明の第２の実施例を示す半導体素子のメタ
ルプラグの形成工程断面図である。
ルプラグの形成工程断面図である。
【図４】本発明の第３の実施例を示す半導体素子のメタ
ルプラグの形成工程断面図である。
ルプラグの形成工程断面図である。
【図５】メタルプラグのトップ部の斜視図である。
【図６】従来のメタルプラグに対する上層配線の説明図
である。
である。
【図７】本発明のメタルプラグに対する上層配線の説明
図である。
図である。
【図８】本発明の第４の実施例を示す半導体素子のメタ
ルプラグの形成工程断面図である。
ルプラグの形成工程断面図である。
【図９】本発明の第５の実施例を示す半導体素子のメタ
ルプラグの形成工程断面図である。
ルプラグの形成工程断面図である。
１１，３１，４１，５１ シリコン基板 １２ ゲート電極 １３ ソース・ドレイン領域 １４，１９，５３ 層間絶縁膜 １５，３４，４４，５４ａ，５４ｂ コンタクトホー
ル １６ 熱窒化（ＴｉＮ）膜 １７ Ｗ膜 １８，３５，４５，５５ａ，５５ｂ Ｗプラグ １８ａ Ｗプラグトップ部 ２０，２２ メタル配線 ２１ テーパ ３２ Ｎ+ 拡散層 ３３，４３ａ，４３ｃ 絶縁膜（シリコン酸化膜） ３５ａ Ｗプラグの上面部 ３５ｂ Ｗプラグの上端側面部 ３６，４６ メタル積層配線層 ４２，５２ 拡散層 ４３ｂ シリコン窒化膜 ５６ Ａｌ配線 ５７ 中間導電層 ５８ レジスト
ル １６ 熱窒化（ＴｉＮ）膜 １７ Ｗ膜 １８，３５，４５，５５ａ，５５ｂ Ｗプラグ １８ａ Ｗプラグトップ部 ２０，２２ メタル配線 ２１ テーパ ３２ Ｎ+ 拡散層 ３３，４３ａ，４３ｃ 絶縁膜（シリコン酸化膜） ３５ａ Ｗプラグの上面部 ３５ｂ Ｗプラグの上端側面部 ３６，４６ メタル積層配線層 ４２，５２ 拡散層 ４３ｂ シリコン窒化膜 ５６ Ａｌ配線 ５７ 中間導電層 ５８ レジスト
Claims (6)
- 【請求項１】 半導体素子のコンタクトホールへのメタ
ルプラグの形成方法において、 （ａ）半導体素子の導電層上に層間絶縁膜を形成する工
程と、 （ｂ）前記導電層上の層間絶縁膜にコンタクトホールを
形成する工程と、 （ｃ）該コンタクトホールへメタルプラグを形成する工
程と、 （ｄ）前記層間絶縁膜をエッチバックし、前記メタルプ
ラグのトップ部と前記層間絶縁膜を略平坦に形成する工
程とを施すことを特徴とする半導体素子のメタルプラグ
の形成方法。 - 【請求項２】 半導体素子のコンタクトホールへのメタ
ルプラグの形成方法において、 （ａ）半導体素子の導電層上に層間絶縁膜を形成する工
程と、 （ｂ）前記導電層上の層間絶縁膜にコンタクトホールを
形成する工程と、 （ｃ）該コンタクトホールへメタルプラグを形成する工
程と、 （ｄ）前記コンタクトホールのコーナー部にテーパを形
成し、前記メタルプラグのトップ部と前記層間絶縁膜を
略平坦に形成する工程とを施すことを特徴とする半導体
素子のメタルプラグの形成方法。 - 【請求項３】 半導体素子のコンタクトホールへのメタ
ルプラグの形成方法において、 （ａ）半導体素子の導電層上に層間絶縁膜を形成する工
程と、 （ｂ）前記導電層上の層間絶縁膜にコンタクトホールを
形成する工程と、 （ｃ）該コンタクトホールへメタルプラグを形成する工
程と、 （ｄ）前記層間絶縁膜をエッチバックし、前記メタルプ
ラグのトップ部を前記層間絶縁膜より僅かに突出させる
工程とを施すことを特徴とする半導体素子のメタルプラ
グの形成方法。 - 【請求項４】 請求項３記載の半導体素子のメタルプラ
グの形成方法において、前記半導体素子の導電層上に層
間絶縁膜を形成する工程は、エッチが予定される高さに
形成される膜厚の第１の層間絶縁膜と、該第１の層間絶
縁膜上に形成される終点検出用薄膜と、該終点検出用薄
膜上に形成される第２の層間絶縁膜とをそれぞれ形成す
ることを特徴とする半導体素子のメタルプラグの形成方
法。 - 【請求項５】 請求項３記載の半導体素子のメタルプラ
グの形成方法において、前記コンタクトホールの近傍に
中間導電層がある箇所は、レジストにてマスキングし
て、層間絶縁膜をエッチバックすることを特徴とする半
導体素子のメタルプラグの形成方法。 - 【請求項６】 請求項３記載の半導体素子のメタルプラ
グの形成方法において、前記コンタクトホールの近傍に
中間導電層がある箇所のコンタクトホールの形成にあた
っては、そのコンタクトホールの径を大に形成すること
を特徴とする半導体素子のメタルプラグの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31360693A JP3450038B2 (ja) | 1993-12-14 | 1993-12-14 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31360693A JP3450038B2 (ja) | 1993-12-14 | 1993-12-14 | 半導体装置及びその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001267350A Division JP2002076117A (ja) | 2001-09-04 | 2001-09-04 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07169835A true JPH07169835A (ja) | 1995-07-04 |
| JP3450038B2 JP3450038B2 (ja) | 2003-09-22 |
Family
ID=18043347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31360693A Expired - Fee Related JP3450038B2 (ja) | 1993-12-14 | 1993-12-14 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3450038B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100252760B1 (ko) * | 1996-12-30 | 2000-05-01 | 김영환 | 텅스텐 플러그를 사용한 반도체 소자의 금속배선 형성방법 |
| JP2002353117A (ja) * | 2001-05-28 | 2002-12-06 | Nec Corp | 半導体装置の製造方法 |
| JP2005217445A (ja) * | 1996-12-04 | 2005-08-11 | Seiko Epson Corp | 半導体装置の製造方法 |
| US7183189B2 (en) | 1996-12-04 | 2007-02-27 | Seiko Epson Corporation | Semiconductor device, circuit board, and electronic instrument |
| JP2007281521A (ja) * | 2007-07-13 | 2007-10-25 | Seiko Epson Corp | 半導体装置の製造方法 |
| US7470979B2 (en) | 1996-12-04 | 2008-12-30 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument |
-
1993
- 1993-12-14 JP JP31360693A patent/JP3450038B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| US7511362B2 (en) | 1996-12-04 | 2009-03-31 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument |
| JP4513973B2 (ja) * | 1996-12-04 | 2010-07-28 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JP2005217445A (ja) * | 1996-12-04 | 2005-08-11 | Seiko Epson Corp | 半導体装置の製造方法 |
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| US8384213B2 (en) | 1996-12-04 | 2013-02-26 | Seiko Epson Corporation | Semiconductor device, circuit board, and electronic instrument |
| US7470979B2 (en) | 1996-12-04 | 2008-12-30 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument |
| US8115284B2 (en) | 1996-12-04 | 2012-02-14 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board and electronic instrument |
| US7521796B2 (en) | 1996-12-04 | 2009-04-21 | Seiko Epson Corporation | Method of making the semiconductor device, circuit board, and electronic instrument |
| US7888260B2 (en) | 1996-12-04 | 2011-02-15 | Seiko Epson Corporation | Method of making electronic device |
| US7842598B2 (en) | 1996-12-04 | 2010-11-30 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument |
| KR100252760B1 (ko) * | 1996-12-30 | 2000-05-01 | 김영환 | 텅스텐 플러그를 사용한 반도체 소자의 금속배선 형성방법 |
| JP4598306B2 (ja) * | 2001-05-28 | 2010-12-15 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2002353117A (ja) * | 2001-05-28 | 2002-12-06 | Nec Corp | 半導体装置の製造方法 |
| JP2007281521A (ja) * | 2007-07-13 | 2007-10-25 | Seiko Epson Corp | 半導体装置の製造方法 |
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|---|---|
| JP3450038B2 (ja) | 2003-09-22 |
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