JP2000174219A - 強誘電体メモリ装置およびその製造方法 - Google Patents
強誘電体メモリ装置およびその製造方法Info
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- H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
Abstract
(57)【要約】
【構成】 第１層間膜２０の第１コンタクトホール２４
ａ内にＷ−ＣＶＤによってプラグ２６を埋め込んだ後、
第１層間膜２０上に強誘電体キャパシタ３０および第２
層間層３２等を形成し、第２層間膜３２に第２コンタク
トホール２４ｂを形成する。そして、第２コンタクトホ
ール２４ｂ内にメタル配線３８を埋め込んで、これをプ
ラグ２６に接続する。 【効果】 第２コンタクトホール２４ｂのアスペクト比
を小さくすることができるので、メタル配線３８のカバ
レッジを向上できる。また、強誘電体キャパシタ３０を
形成する前にプラグ２６を埋め込むようにしているの
で、Ｗ−ＣＶＤ時の還元雰囲気中で強誘電体特性が劣化
することはない。
ａ内にＷ−ＣＶＤによってプラグ２６を埋め込んだ後、
第１層間膜２０上に強誘電体キャパシタ３０および第２
層間層３２等を形成し、第２層間膜３２に第２コンタク
トホール２４ｂを形成する。そして、第２コンタクトホ
ール２４ｂ内にメタル配線３８を埋め込んで、これをプ
ラグ２６に接続する。 【効果】 第２コンタクトホール２４ｂのアスペクト比
を小さくすることができるので、メタル配線３８のカバ
レッジを向上できる。また、強誘電体キャパシタ３０を
形成する前にプラグ２６を埋め込むようにしているの
で、Ｗ−ＣＶＤ時の還元雰囲気中で強誘電体特性が劣化
することはない。
Description
【０００１】
【産業上の利用分野】この発明は強誘電体メモリ装置お
よびその製造方法に関し、特にたとえば、下層の導電膜
または導電拡散層と上層のメタル配線とをプラグ接続す
るためのコンタクトホールを備える、強誘電体メモリ装
置およびそのような強誘電体メモリ装置の製造方法に関
する。
よびその製造方法に関し、特にたとえば、下層の導電膜
または導電拡散層と上層のメタル配線とをプラグ接続す
るためのコンタクトホールを備える、強誘電体メモリ装
置およびそのような強誘電体メモリ装置の製造方法に関
する。
【０００２】
【従来の技術】図９に示すこの種の従来の強誘電体メモ
リ装置１は、たとえば図１０に示すような方法により製
造されていた。すなわち、図１０（Ａ）に示すように、
半導体基板２上にトランジスタ３ａ、ＬＯＣＯＳ酸化膜
３ｂおよび導電膜３ｃ等を形成した後、図１０（Ｂ）に
示すように、第１層間膜４ａならびに強誘電体キャパシ
タ５を構成する下部電極５ａ，強誘電体５ｂおよび上部
電極５ｃを積層する。続いて、図１０（Ｃ）に示すよう
に、第１層間膜４ａ上に強誘電体キャパシタ５を覆うよ
うにして第２層間膜４ｂを形成する。そして、図１０
（Ｄ）に示すように、レジス６で第２層間膜４ｂをマス
クして層間膜４ａおよび４ｂをエッチングし、コンタク
トホール７等を形成する。そして、レジスト６を除去し
た後、図９に示すように、スパッタリング等によってコ
ンタクトホール７内にプラグを構成するメタル配線８を
埋め込む。
リ装置１は、たとえば図１０に示すような方法により製
造されていた。すなわち、図１０（Ａ）に示すように、
半導体基板２上にトランジスタ３ａ、ＬＯＣＯＳ酸化膜
３ｂおよび導電膜３ｃ等を形成した後、図１０（Ｂ）に
示すように、第１層間膜４ａならびに強誘電体キャパシ
タ５を構成する下部電極５ａ，強誘電体５ｂおよび上部
電極５ｃを積層する。続いて、図１０（Ｃ）に示すよう
に、第１層間膜４ａ上に強誘電体キャパシタ５を覆うよ
うにして第２層間膜４ｂを形成する。そして、図１０
（Ｄ）に示すように、レジス６で第２層間膜４ｂをマス
クして層間膜４ａおよび４ｂをエッチングし、コンタク
トホール７等を形成する。そして、レジスト６を除去し
た後、図９に示すように、スパッタリング等によってコ
ンタクトホール７内にプラグを構成するメタル配線８を
埋め込む。
【０００３】
【発明が解決しようとする課題】従来の半導体装置１で
は、層間膜４ａおよび４ｂをエッチングし、それによっ
て形成されたコンタクトホール７内にメタル配線８を埋
め込むようにしていたので、コンタクトホール７のアス
ペクト比が大きくなり、したがって、コンタクト部にお
けるメタル配線８のカバレッジが悪くなるという問題が
あった。
は、層間膜４ａおよび４ｂをエッチングし、それによっ
て形成されたコンタクトホール７内にメタル配線８を埋
め込むようにしていたので、コンタクトホール７のアス
ペクト比が大きくなり、したがって、コンタクト部にお
けるメタル配線８のカバレッジが悪くなるという問題が
あった。
【０００４】この問題を解決する一手段として、コンタ
クトホール７の上部をウェットエッチングでテーパ状に
形成することによって、コンタクト部におけるメタル配
線８のカバレッジを向上することが考えられるが、この
場合には、ウェットエッチング時に発生するフッ化水素
（ＨＦ）により強誘電体キャパシタ５の特性が劣化する
おそれがあった。
クトホール７の上部をウェットエッチングでテーパ状に
形成することによって、コンタクト部におけるメタル配
線８のカバレッジを向上することが考えられるが、この
場合には、ウェットエッチング時に発生するフッ化水素
（ＨＦ）により強誘電体キャパシタ５の特性が劣化する
おそれがあった。
【０００５】また、他の手段として、コンタクトホール
７全体にタングステン−ＣＶＤで埋め込こんでアスペク
ト比を小さくし、その上にメタル配線８を形成すること
によって、メタル配線８のカバレッジを向上することも
考えられるが、この場合には、Ｗ−ＣＶＤ時の還元雰囲
気中で強誘電体キャパシタ５の特性が劣化するおそれが
あった。
７全体にタングステン−ＣＶＤで埋め込こんでアスペク
ト比を小さくし、その上にメタル配線８を形成すること
によって、メタル配線８のカバレッジを向上することも
考えられるが、この場合には、Ｗ−ＣＶＤ時の還元雰囲
気中で強誘電体キャパシタ５の特性が劣化するおそれが
あった。
【０００６】それゆえに、この発明の主たる目的は、強
誘電体特性の劣化を生じることなくコンタクト部におけ
るメタル配線のカバレッジを向上できる、強誘電体メモ
リ装置およびその製造方法を提供することである。
誘電体特性の劣化を生じることなくコンタクト部におけ
るメタル配線のカバレッジを向上できる、強誘電体メモ
リ装置およびその製造方法を提供することである。
【０００７】
【課題を解決するための手段】第１の発明は、半導体基
板上に第１の層間膜を形成し、第１の層間膜上に強誘電
体キャパシタを形成した強誘電体メモリ装置において、
第１の層間膜に第１のコンタクトホールを形成して、そ
こにプラグを埋め込むとともに、第１の層間膜上に第２
の層間膜を形成したことを特徴とする、強誘電体メモリ
装置である。
板上に第１の層間膜を形成し、第１の層間膜上に強誘電
体キャパシタを形成した強誘電体メモリ装置において、
第１の層間膜に第１のコンタクトホールを形成して、そ
こにプラグを埋め込むとともに、第１の層間膜上に第２
の層間膜を形成したことを特徴とする、強誘電体メモリ
装置である。
【０００８】第２の発明は、半導体基板、半導体基板上
に形成された層間膜、層間膜上に形成された強誘電体キ
ャパシタおよび層間膜に形成されたコンタクトホールを
備える、強誘電体メモリ装置の製造方法において、コン
タクトホールにプラグを埋め込んだ後、強誘電体キャパ
シタを形成するようにしたことを特徴とする、強誘電体
メモリ装置の製造方法である。
に形成された層間膜、層間膜上に形成された強誘電体キ
ャパシタおよび層間膜に形成されたコンタクトホールを
備える、強誘電体メモリ装置の製造方法において、コン
タクトホールにプラグを埋め込んだ後、強誘電体キャパ
シタを形成するようにしたことを特徴とする、強誘電体
メモリ装置の製造方法である。
【０００９】
【作用】半導体基板上の第１の層間膜にコンタクトホー
ルを形成し、このコンタクトホール内にＷ−ＣＶＤ等に
よってプラグを埋め込む。その後、第１の層間膜上に強
誘電体キャパシタを形成するとともに、プラグにメタル
配線または強誘電体キャパシタの電極を接続する。した
がって、メタル配線のみをコンタクトホール内に埋め込
んでプラグを形成していた従来技術に比べてコンタクト
部におけるメタル配線のカバレッジが向上する。また、
強誘電体キャパシタを形成する前にコンタクトホール内
にプラグを埋め込むようにしているので、ＣＶＤ時の還
元雰囲気中で強誘電体特性が劣化することもない。
ルを形成し、このコンタクトホール内にＷ−ＣＶＤ等に
よってプラグを埋め込む。その後、第１の層間膜上に強
誘電体キャパシタを形成するとともに、プラグにメタル
配線または強誘電体キャパシタの電極を接続する。した
がって、メタル配線のみをコンタクトホール内に埋め込
んでプラグを形成していた従来技術に比べてコンタクト
部におけるメタル配線のカバレッジが向上する。また、
強誘電体キャパシタを形成する前にコンタクトホール内
にプラグを埋め込むようにしているので、ＣＶＤ時の還
元雰囲気中で強誘電体特性が劣化することもない。
【００１０】第１の層間膜上にエッチングストッパ層を
介して第２の層間膜を形成すると、第１のコンタクトホ
ールに連通する第２のコンタクトホールを第２の層間膜
をエッチングして形成する際に、プラグとエッチングス
トッパ層とによって第１の層間膜へのエッチングの進行
を阻止できる。したがって、第２の層間膜には、第１の
層間膜のコンタクトホールよりも大径のコンタクトホー
ルを形成することができ、装置が微細化しても第２のコ
ンタクトホール内にメタル配線を十分なカバレッジで埋
め込むことができる。
介して第２の層間膜を形成すると、第１のコンタクトホ
ールに連通する第２のコンタクトホールを第２の層間膜
をエッチングして形成する際に、プラグとエッチングス
トッパ層とによって第１の層間膜へのエッチングの進行
を阻止できる。したがって、第２の層間膜には、第１の
層間膜のコンタクトホールよりも大径のコンタクトホー
ルを形成することができ、装置が微細化しても第２のコ
ンタクトホール内にメタル配線を十分なカバレッジで埋
め込むことができる。
【００１１】
【発明の効果】この発明によれば、強誘電体特性の劣化
を防止できるとともに、コンタクト部におけるメタル配
線のカバレッジを向上できる。この発明の上述の目的，
その他の目的，特徴および利点は、図面を参照して行う
以下の実施例の詳細な説明から一層明らかとなろう。
を防止できるとともに、コンタクト部におけるメタル配
線のカバレッジを向上できる。この発明の上述の目的，
その他の目的，特徴および利点は、図面を参照して行う
以下の実施例の詳細な説明から一層明らかとなろう。
【００１２】
【実施例】図１に示すこの実施例の強誘電体メモリ装置
１０は、半導体基板１２を含む。半導体基板１２上に
は、ゲート１４ａ，ソース１４ｂおよびドレイン１４ｃ
を含むトランジスタ１４、ＬＯＣＯＳ酸化膜１６および
導電膜１８等が形成されるとともに、これらを覆うよう
にして、第１層間膜２０およびエッチングストッパ層２
２が形成される。そして、第１層間膜２０およびエッチ
ングストッパ層２２には、第１のコンタクトホール２４
ａが形成され、第１のコンタクトホール２４ａには、プ
ラグ２６が埋め込まれる。そして、エッチングストッパ
層２２上には、ストレス緩和層２８ならびに下部電極３
０ａ，強誘電体３０ｂおよび上部電極３０ｃを含む強誘
電体キャパシタ３０が形成されるとともに、これらを覆
うようにして、第２層間膜３２が形成される。さらに、
ストレス緩和層２８および第２層間膜３２には、第１コ
ンタクトホール２４ａに連通する第２コンタクトホール
２４ｂ，下部電極３０ａに連通するコンタクトホール３
４および上部電極３０ｃに連通するコンタクトホール３
６がそれぞれ形成され、これらのコンタクトホール２４
ｂ，３４および３６には、メタル配線３８が埋め込まれ
る。
１０は、半導体基板１２を含む。半導体基板１２上に
は、ゲート１４ａ，ソース１４ｂおよびドレイン１４ｃ
を含むトランジスタ１４、ＬＯＣＯＳ酸化膜１６および
導電膜１８等が形成されるとともに、これらを覆うよう
にして、第１層間膜２０およびエッチングストッパ層２
２が形成される。そして、第１層間膜２０およびエッチ
ングストッパ層２２には、第１のコンタクトホール２４
ａが形成され、第１のコンタクトホール２４ａには、プ
ラグ２６が埋め込まれる。そして、エッチングストッパ
層２２上には、ストレス緩和層２８ならびに下部電極３
０ａ，強誘電体３０ｂおよび上部電極３０ｃを含む強誘
電体キャパシタ３０が形成されるとともに、これらを覆
うようにして、第２層間膜３２が形成される。さらに、
ストレス緩和層２８および第２層間膜３２には、第１コ
ンタクトホール２４ａに連通する第２コンタクトホール
２４ｂ，下部電極３０ａに連通するコンタクトホール３
４および上部電極３０ｃに連通するコンタクトホール３
６がそれぞれ形成され、これらのコンタクトホール２４
ｂ，３４および３６には、メタル配線３８が埋め込まれ
る。
【００１３】以下には、図２〜図３に従って、強誘電体
メモリ装置１０の具体的な製造方法を説明する。まず、
図２（Ａ）に示すように、シリコン（Ｓｉ）等からなる
半導体基板１２上に、ゲート１４ａ，ソース１４ｂおよ
びドレイン１４ｃを含むトランジスタ１４、ＬＯＣＯＳ
酸化膜１６およびポリシリコン（Ｐｏｌｙ−Ｓｉ）また
はタングステンシリコン（ＷＳｉ）等からなる導電膜１
８を形成する。そして、図２（Ｂ）に示すように、これ
らを覆うようにしてリン含有シリカガラス（ＰＳＧ），
ボロン・リン含有シリカガラス（ＢＰＳＧ）またはＵｎ
ｄｏｐｅｄ−シリカガラス（ＵＳＧ）等からなる第１層
間膜２０をＣＶＤ等によって積層し、第１層間膜２０の
上に窒化シリコン（ＳｉＮ）または窒酸化シリコン（Ｓ
ｉＯＮ）等からなるエッチングストッパ層２２をＣＶＤ
等によって積層する。続いて、図２（Ｃ）に示すよう
に、エッチングストッパ層２２および第１層間膜２０を
パターン形成したレジスト３８でマスクしてエッチング
し、ドレイン１４ｃおよび導電膜１８に至る第１コンタ
クトホール２４ａをそれぞれ形成する。そして、レジス
ト４０を除去した後、図２（Ｄ）に示すように、第１コ
ンタクトホール２４ａ内にプラグ２６を構成するための
タングステン等からなるコンタクト膜２６ａをＣＶＤに
よって埋め込む。ＣＶＤ時には、還元雰囲気となるが、
この時点で強誘電体３０ｂは形成されていないので、還
元雰囲気中で強誘電体３０ｂの特性が劣化することはな
い。
メモリ装置１０の具体的な製造方法を説明する。まず、
図２（Ａ）に示すように、シリコン（Ｓｉ）等からなる
半導体基板１２上に、ゲート１４ａ，ソース１４ｂおよ
びドレイン１４ｃを含むトランジスタ１４、ＬＯＣＯＳ
酸化膜１６およびポリシリコン（Ｐｏｌｙ−Ｓｉ）また
はタングステンシリコン（ＷＳｉ）等からなる導電膜１
８を形成する。そして、図２（Ｂ）に示すように、これ
らを覆うようにしてリン含有シリカガラス（ＰＳＧ），
ボロン・リン含有シリカガラス（ＢＰＳＧ）またはＵｎ
ｄｏｐｅｄ−シリカガラス（ＵＳＧ）等からなる第１層
間膜２０をＣＶＤ等によって積層し、第１層間膜２０の
上に窒化シリコン（ＳｉＮ）または窒酸化シリコン（Ｓ
ｉＯＮ）等からなるエッチングストッパ層２２をＣＶＤ
等によって積層する。続いて、図２（Ｃ）に示すよう
に、エッチングストッパ層２２および第１層間膜２０を
パターン形成したレジスト３８でマスクしてエッチング
し、ドレイン１４ｃおよび導電膜１８に至る第１コンタ
クトホール２４ａをそれぞれ形成する。そして、レジス
ト４０を除去した後、図２（Ｄ）に示すように、第１コ
ンタクトホール２４ａ内にプラグ２６を構成するための
タングステン等からなるコンタクト膜２６ａをＣＶＤに
よって埋め込む。ＣＶＤ時には、還元雰囲気となるが、
この時点で強誘電体３０ｂは形成されていないので、還
元雰囲気中で強誘電体３０ｂの特性が劣化することはな
い。
【００１４】そして、第１コンタクトホール２４ａ以外
の部分のコンタクト膜２６ａをエッチバックして除去し
た後、図３（Ａ）に示すように、エッチングストッパ層
２２上に、リン含有シリカガラス（ＰＳＧ），ボロン・
リン含有シリカガラス（ＢＰＳＧ）またはＵｎｄｏｐｅ
ｄ−シリカガラス（ＵＳＧ）等からなるストレス緩和層
２８，イリジウム等からなる下部電極３０ａ，ＰＺＴま
たはＰＬＺＴ等からなる強誘電体３０ｂおよびイリジウ
ム等からなる上部電極３０ｃをこの順に積層し、さら
に、図３（Ｂ）に示すように、リン含有シリカガラス
（ＰＳＧ），ボロン・リン含有シリカガラス（ＢＰＳ
Ｇ）またはＵｎｄｏｐｅｄ−シリカガラス（ＵＳＧ）等
からなる第２層間膜３２を積層する。各層には、製造時
または製品化後において、熱膨張係数の差等によってス
トレスが生じるが、ストレス緩和層２８がこのストレス
を緩和するので、ストレスによる強誘電体キャパシタ３
０の特性劣化は生じない。
の部分のコンタクト膜２６ａをエッチバックして除去し
た後、図３（Ａ）に示すように、エッチングストッパ層
２２上に、リン含有シリカガラス（ＰＳＧ），ボロン・
リン含有シリカガラス（ＢＰＳＧ）またはＵｎｄｏｐｅ
ｄ−シリカガラス（ＵＳＧ）等からなるストレス緩和層
２８，イリジウム等からなる下部電極３０ａ，ＰＺＴま
たはＰＬＺＴ等からなる強誘電体３０ｂおよびイリジウ
ム等からなる上部電極３０ｃをこの順に積層し、さら
に、図３（Ｂ）に示すように、リン含有シリカガラス
（ＰＳＧ），ボロン・リン含有シリカガラス（ＢＰＳ
Ｇ）またはＵｎｄｏｐｅｄ−シリカガラス（ＵＳＧ）等
からなる第２層間膜３２を積層する。各層には、製造時
または製品化後において、熱膨張係数の差等によってス
トレスが生じるが、ストレス緩和層２８がこのストレス
を緩和するので、ストレスによる強誘電体キャパシタ３
０の特性劣化は生じない。
【００１５】そして、図３（Ｃ）に示すように、第２層
間膜３２およびストレス緩和層２８をパターン形成した
レジスト４２でマスクしてエッチングし、第１コンタク
トホール２４ａ，下部電極３０ａおよび上部電極３０ｃ
にそれぞれ連通する第２コンタクトホール２４ｂ，コン
タクトホール３４および３６を形成する。このとき、プ
ラグ２６およびエッチングストッパ層２２のそれぞれの
エッチングレートが第２層間膜３２およびストレス緩和
層２８のエッチングレートより小さくなるようにエッチ
ングガスまたはエッチング液の種類を選択する。したが
って、第２コンタクトホール２４ｂの径を第１コンタク
トホール２４ａの径より大きくしても、プラグ２６とエ
ッチングストッパ膜２２との境界部に段差が生じて、メ
タルカバレッジが低下するのを防止でき、装置が微細化
しても十分なカバレッジでメタル配線３８を形成でき
る。
間膜３２およびストレス緩和層２８をパターン形成した
レジスト４２でマスクしてエッチングし、第１コンタク
トホール２４ａ，下部電極３０ａおよび上部電極３０ｃ
にそれぞれ連通する第２コンタクトホール２４ｂ，コン
タクトホール３４および３６を形成する。このとき、プ
ラグ２６およびエッチングストッパ層２２のそれぞれの
エッチングレートが第２層間膜３２およびストレス緩和
層２８のエッチングレートより小さくなるようにエッチ
ングガスまたはエッチング液の種類を選択する。したが
って、第２コンタクトホール２４ｂの径を第１コンタク
トホール２４ａの径より大きくしても、プラグ２６とエ
ッチングストッパ膜２２との境界部に段差が生じて、メ
タルカバレッジが低下するのを防止でき、装置が微細化
しても十分なカバレッジでメタル配線３８を形成でき
る。
【００１６】そして、レジスト４２を除去した後、図１
に示すように、第２コンタクトホール２４ｂ，コンタク
トホール３４および３６を埋めるようにして、第２層間
膜３２上の所定位置に銅（Ｃｕ）またはアルミニウム
（Ａｌ）等からなるメタル配線３８をスパッタリング等
によって形成し、下部電極３０ａおよび上部電極３０ｃ
をそれぞれプラグ２６を介して導電膜１８およびドレイ
ン１４ｃに接続する。
に示すように、第２コンタクトホール２４ｂ，コンタク
トホール３４および３６を埋めるようにして、第２層間
膜３２上の所定位置に銅（Ｃｕ）またはアルミニウム
（Ａｌ）等からなるメタル配線３８をスパッタリング等
によって形成し、下部電極３０ａおよび上部電極３０ｃ
をそれぞれプラグ２６を介して導電膜１８およびドレイ
ン１４ｃに接続する。
【００１７】この実施例によれば、第１コンタクトホー
ル２４ａ内にプラグ２６を埋め込んでアスペクト比を小
さくし、このプラグ２６の上端にメタル配線３８を接続
するようにしているので、メタル配線３８のみをコンタ
クトホール２４ａおよび２４ｂに埋め込んでいた従来技
術に比べて、コンタクト部におけるメタル配線３８のカ
バレッジが向上する。また、第１コンタクトホール２４
ａ内にプラグ２６を埋め込むことによって、コンタクト
ホール２４ｂ，３４および３６の深さの差を小さくする
ことができるので、これらのコンタクトホール２４ｂ，
３４および３６にメタル配線３８を同時に埋め込むこと
ができる。
ル２４ａ内にプラグ２６を埋め込んでアスペクト比を小
さくし、このプラグ２６の上端にメタル配線３８を接続
するようにしているので、メタル配線３８のみをコンタ
クトホール２４ａおよび２４ｂに埋め込んでいた従来技
術に比べて、コンタクト部におけるメタル配線３８のカ
バレッジが向上する。また、第１コンタクトホール２４
ａ内にプラグ２６を埋め込むことによって、コンタクト
ホール２４ｂ，３４および３６の深さの差を小さくする
ことができるので、これらのコンタクトホール２４ｂ，
３４および３６にメタル配線３８を同時に埋め込むこと
ができる。
【００１８】また、強誘電体３０ｂを形成する前に第１
コンタクトホール２４ａ内にプラグ２６を埋め込むよう
にしているので、ＣＶＤ時の還元雰囲気中で強誘電体３
０ｂの特性が劣化することはない。なお、上述の実施例
では、単層の配線構造を有する強誘電体メモリ装置１０
を示したが、この発明は、たとえば図４に示すように、
多層の配線構造を有する強誘電体メモリ装置４４にも適
用できる。この場合には、導電体基板１２とエッチング
ストッパ層２２との間に少なくとも一層の配線４６が形
成され、これらの配線層４６がコンタクトホール４８ま
たは２４ａに埋め込まれたプラグ２６を介して、上層ま
たは下層の配線４６またはメタル配線３８等に接続され
る。
コンタクトホール２４ａ内にプラグ２６を埋め込むよう
にしているので、ＣＶＤ時の還元雰囲気中で強誘電体３
０ｂの特性が劣化することはない。なお、上述の実施例
では、単層の配線構造を有する強誘電体メモリ装置１０
を示したが、この発明は、たとえば図４に示すように、
多層の配線構造を有する強誘電体メモリ装置４４にも適
用できる。この場合には、導電体基板１２とエッチング
ストッパ層２２との間に少なくとも一層の配線４６が形
成され、これらの配線層４６がコンタクトホール４８ま
たは２４ａに埋め込まれたプラグ２６を介して、上層ま
たは下層の配線４６またはメタル配線３８等に接続され
る。
【００１９】また、たとえば、図５〜図８に示す他の実
施例の強誘電体メモリ装置５０，５２，５４および５６
のように、下部電極３０ａを直接プラグ２６に接続する
ようにしてもよい。すなわち、図５に示す強誘電体メモ
リ装置５０は、下部電極３０ａをプラグ２６の上面に直
接接続することによって、下部電極３０ａと半導体基板
１２に形成された拡散層５８とを接続したものであり、
図６に示す強誘電体メモリ装置５２は、強誘電体メモリ
装置５０（図５）からエッチングストッパ層２２を除
き、第２コンタクトホール２４ｂの径を第１コンタクト
ホール２４ａの径より小さくすることによって、プラグ
２６をエッチングストッパとして機能させるようにした
ものである。また、図７に示す強誘電体メモリ装置５４
は、下部電極３０ａをプラグ２６の上面に直接接続する
ことによって、下部電極３０ａとＬＯＣＯＳ膜１６上に
形成された導電膜１８とを接続したものであり、図８に
示す強誘電体メモリ装置５６は、プラグ２６の上端に接
続された下部電極３０ａの上に、さらにコンタクトビア
ホール６０を形成し、このコンタクトビアホール６０に
メタル配線６２を埋め込んだものである。
施例の強誘電体メモリ装置５０，５２，５４および５６
のように、下部電極３０ａを直接プラグ２６に接続する
ようにしてもよい。すなわち、図５に示す強誘電体メモ
リ装置５０は、下部電極３０ａをプラグ２６の上面に直
接接続することによって、下部電極３０ａと半導体基板
１２に形成された拡散層５８とを接続したものであり、
図６に示す強誘電体メモリ装置５２は、強誘電体メモリ
装置５０（図５）からエッチングストッパ層２２を除
き、第２コンタクトホール２４ｂの径を第１コンタクト
ホール２４ａの径より小さくすることによって、プラグ
２６をエッチングストッパとして機能させるようにした
ものである。また、図７に示す強誘電体メモリ装置５４
は、下部電極３０ａをプラグ２６の上面に直接接続する
ことによって、下部電極３０ａとＬＯＣＯＳ膜１６上に
形成された導電膜１８とを接続したものであり、図８に
示す強誘電体メモリ装置５６は、プラグ２６の上端に接
続された下部電極３０ａの上に、さらにコンタクトビア
ホール６０を形成し、このコンタクトビアホール６０に
メタル配線６２を埋め込んだものである。
【００２０】これらの実施例（図５〜図８）によれば、
下部電極３０ａとプラグ２６とを接続するためのメタル
配線３８を第２層間膜３２上に形成する必要がないの
で、装置全体を小型化できる。
下部電極３０ａとプラグ２６とを接続するためのメタル
配線３８を第２層間膜３２上に形成する必要がないの
で、装置全体を小型化できる。
【図１】この発明の一実施例を示す図解図である。
【図２】図１実施例の製造方法を示す図解図である。
【図３】図１実施例の製造方法を示す図解図である。
【図４】この発明の他の実施例を示す図解図である。
【図５】この発明の他の実施例を示す図解図である。
【図６】この発明の他の実施例を示す図解図である。
【図７】この発明の他の実施例を示す図解図である。
【図８】この発明の他の実施例を示す図解図である。
【図９】従来技術を示す図解図である。
【図１０】従来の強誘電体メモリ装置の製造方法を示す
図解図である。
図解図である。
１０ …強誘電体メモリ装置 １２ …半導体基板 １４ …トランジスタ １８ …導電膜 ２０ …第１層間膜 ２２ …エッチングストッパ層 ２４ａ …第１コンタクトホール ２４ｂ …第２コンタクトホール ２６ …プラグ ２８ …ストレス緩和層 ３０ …強誘電体キャパシタ ３０ｂ …強誘電体 ３８ …メタル配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8247 29/788 29/792 Ｆターム(参考） 4M104 AA01 BB18 CC01 DD16 DD17 DD18 DD19 DD41 DD43 EE12 EE15 FF22 GG16 HH13 HH18 HH20 5F001 AA17 AD12 AD33 AD41 AF07 AG21 5F083 AD21 AD48 AD49 FR02 GA21 JA15 JA32 JA35 JA36 JA37 JA38 JA39 JA56 MA06 MA17 PR21 PR39
Claims (17)
- 【請求項１】半導体基板上に第１の層間膜を形成し、前
記第１の層間膜上に強誘電体キャパシタを形成した強誘
電体メモリ装置において、 前記第１の層間膜に第１のコンタクトホールを形成し
て、そこにプラグを埋め込むとともに、前記第１の層間
膜上に第２の層間膜を形成したことを特徴とする、強誘
電体メモリ装置。 - 【請求項２】前記プラグはＣＶＤによって堆積させたタ
ングステンを含む、請求項１記載の強誘電体メモリ装
置。 - 【請求項３】前記半導体基板上にトランジスタを形成し
た、請求項１または２記載の強誘電体メモリ装置。 - 【請求項４】前記プラグの下端を拡散層に接続した、請
求項１ないし３のいずれかに記載の強誘電体メモリ装
置。 - 【請求項５】前記プラグの下端を導電膜に接続した、請
求項１ないし３のいずれかに記載の強誘電体メモリ装
置。 - 【請求項６】前記第１の層間膜と前記第２の層間膜との
間に前記第２の層間膜のエッチングレートより小さいエ
ッチングレートを有するエッチングストッパ層を形成し
た、請求項１ないし５のいずれかに記載の強誘電体メモ
リ装置。 - 【請求項７】前記エッチングストッパ層と前記強誘電体
キャパシタとの間にストレス緩和層を形成した、請求項
６記載の強誘電体メモリ装置。 - 【請求項８】前記ストレス緩和層を酸化膜で形成した、
請求項７記載の強誘電体メモリ装置。 - 【請求項９】前記半導体基板と前記エッチングストッパ
層との間に少なくとも一層の配線を形成した、請求項６
ないし８のいずれかに記載の強誘電体メモリ装置。 - 【請求項１０】前記第２の層間膜に前記第１のコンタク
トホールに連通する第２のコンタクトホールを形成し、
そこにメタル配線を埋め込んだ、請求項１ないし９のい
ずれかに記載の強誘電体メモリ装置。 - 【請求項１１】前記強誘電体キャパシタの電極を前記プ
ラグに直接接続した、請求項１ないし１０のいずれかに
記載の強誘電体メモリ装置。 - 【請求項１２】前記プラグの上端に前記電極を接続し、
その上にスタックビアホールを形成した、請求項１１記
載の強誘電体メモリ装置。 - 【請求項１３】半導体基板、前記半導体基板上に形成さ
れた層間膜、前記層間膜上に形成された強誘電体キャパ
シタおよび前記層間膜に形成されたコンタクトホールを
備える、強誘電体メモリ装置の製造方法において、 前記コンタクトホールにプラグを埋め込んだ後、前記強
誘電体キャパシタを形成するようにしたことを特徴とす
る、強誘電体メモリ装置の製造方法。 - 【請求項１４】前記プラグをＣＶＤ法で形成した、請求
項１３記載の強誘電体メモリ装置の製造方法。 - 【請求項１５】前記半導体基板上に形成した第１の層間
膜に第１のコンタクトホールを形成し、 前記第１のコンタクトホール内に前記プラグを埋め込
み、 前記第１の層間膜上に前記強誘電体キャパシタおよびこ
れを覆う第２の層間膜を形成し、 前記第２の層間膜に前記第１のコンタクトホールおよび
前記強誘電体キャパシタのそれぞれに連通する第２およ
び第３のコンタクトホールを形成し、 前記第２および第３のコンタクトホール内にメタル配線
を埋め込んで、前記強誘電体キャパシタと前記プラグと
を接続するようにした、請求項１３または１４記載の強
誘電体メモリ装置の製造方法。 - 【請求項１６】前記第１の層間膜の上に前記第２の層間
膜のエッチングレートより小さいエッチングレートを有
するエッチングストッパ層を形成し、その後、前記第１
の層間膜と前記エッチングストッパ層とに前記第１のコ
ンタクトホールを形成するようにした、請求項１３ない
し１５のいずれかに記載の強誘電体メモリ装置の製造方
法。 - 【請求項１７】前記半導体基板上に形成した第１の層間
膜に第１のコンタクトホールを形成し、 前記第１のコンタクトホール内に前記プラグを埋め込
み、 前記第１の層間膜上に前記強誘電体キャパシタを形成す
るとともに、前記強誘電体キャパシタの電極を前記プラ
グに直接接続するようにした、請求項１３または１４記
載の強誘電体メモリ装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10341327A JP2000174219A (ja) | 1998-12-01 | 1998-12-01 | 強誘電体メモリ装置およびその製造方法 |
| US09/451,978 US20020036305A1 (en) | 1998-12-01 | 1999-11-30 | Ferroelectric memory device and method for manufacturing same |
| EP99123865A EP1006583A1 (en) | 1998-12-01 | 1999-12-01 | Ferroelectric memory device and method for manufacturing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10341327A JP2000174219A (ja) | 1998-12-01 | 1998-12-01 | 強誘電体メモリ装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000174219A true JP2000174219A (ja) | 2000-06-23 |
Family
ID=18345206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10341327A Withdrawn JP2000174219A (ja) | 1998-12-01 | 1998-12-01 | 強誘電体メモリ装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20020036305A1 (ja) |
| EP (1) | EP1006583A1 (ja) |
| JP (1) | JP2000174219A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003068990A (ja) * | 2001-08-23 | 2003-03-07 | Sony Corp | 強誘電体型不揮発性半導体メモリ及びその製造方法 |
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|---|---|---|---|---|
| JP3907921B2 (ja) * | 2000-06-19 | 2007-04-18 | 富士通株式会社 | 半導体装置の製造方法 |
| US20030124324A1 (en) * | 2001-11-27 | 2003-07-03 | Kappler Safety Group | Breathable blood and viral barrier fabric |
| JP3961994B2 (ja) * | 2003-07-28 | 2007-08-22 | 株式会社東芝 | 半導体記憶装置 |
| JP3997979B2 (ja) * | 2003-10-24 | 2007-10-24 | セイコーエプソン株式会社 | 電気光学装置用基板の製造方法及び電気光学装置用基板、、電気光学装置及び電子機器、並びに半導体装置用基板の製造方法及び半導体装置用基板 |
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| US9466698B2 (en) * | 2013-03-15 | 2016-10-11 | Semiconductor Components Industries, Llc | Electronic device including vertical conductive regions and a process of forming the same |
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| JPH1022466A (ja) * | 1996-03-01 | 1998-01-23 | Motorola Inc | 強誘電体不揮発性メモリ・セルおよびメモリ・セルの形成方法 |
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-
1998
- 1998-12-01 JP JP10341327A patent/JP2000174219A/ja not_active Withdrawn
-
1999
- 1999-11-30 US US09/451,978 patent/US20020036305A1/en not_active Abandoned
- 1999-12-01 EP EP99123865A patent/EP1006583A1/en not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003068990A (ja) * | 2001-08-23 | 2003-03-07 | Sony Corp | 強誘電体型不揮発性半導体メモリ及びその製造方法 |
| JP4661006B2 (ja) * | 2001-08-23 | 2011-03-30 | ソニー株式会社 | 強誘電体型不揮発性半導体メモリ及びその製造方法 |
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| Publication number | Publication date |
|---|---|
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| EP1006583A1 (en) | 2000-06-07 |
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