JP2003031691A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 従来の半導体装置は、キャパシタ上部電極の
一部が削られたり、ＥＭ耐性が劣化し信頼性が低くなる
等の課題があった。 【解決手段】 ＤＲＡＭ部とロジック部とを混載する半
導体装置であって、半導体基板１上に形成するＭＩＭ型
キャパシタ下部電極１１と、ＭＩＭ型キャパシタ下部電
極１１の表面が露出しないようにＭＩＭ型キャパシタ下
部電極１１上に形成されるコンタクトホールを有する層
間シリコン酸化膜１４，１９と、コンタクトホールの側
壁と底部とをタングステンによって覆うように形成する
Ｗプラグ２３と、Ｗプラグ２３を電気的に接続するアル
ミニウム配線２５とを備えるものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＤＲＡＭ部とロ
ジック部とをワンチップ上に混載するＤＲＡＭ混載デバ
イスにおいて、タングステンプラグを用いることにより
配線数を増加させることなく信頼性が高いキャパシタを
形成できる半導体装置およびその製造方法に関するもの
である。

【０００２】

【従来の技術】図９は、従来の半導体装置におけるＤＲ
ＡＭ部及びロジック部の構造を示す断面図である。図９
において、１０１は半導体基板、１０２はウェル部、１
０３は拡散層、１０４は素子分離絶縁膜、１０５はゲー
ト電極、１０６はサイドウォール、１０７は第１層間シ
リコン酸化膜、１０８はドープトポリシリコン、１０９
はビットライン配線、１１０は第２層間シリコン酸化
膜、１１１はロジック部のタングステンプラグ（以下、
Ｗプラグ）、１１２ａはアルミニウム配線、１１２ｂは
ＭＩＭ型キャパシタ下部電極、１１３はロジック部のＷ
プラグ、１１４はＤＲＡＭ部のキャパシタ下部電極、１
１５はＤＲＡＭ部のキャパシタ容量絶縁膜、１１６はＤ
ＲＡＭ部のキャパシタ上部電極、１１７は第３層間シリ
コン酸化膜、１１８はＤＲＡＭ部のＷプラグ、１１９は
ＭＩＭ型キャパシタ容量絶縁膜、１２０はアルミニウム
配線、１２１はＭＩＭ型キャパシタ上部電極である。

【０００３】次に製造方法の一例を簡単に説明する。先
ず、半導体基板１０１上の所定の領域に素子分離絶縁膜
１０４を形成する。次に、イオン注入法等を用いてウェ
ル部１０２，拡散層１０３を形成する。次に、ゲート酸
化膜と、例えばタングステンシリサイド膜等のゲート電
極の材料とを堆積しエッチング法により加工することに
よってゲート電極１０５を形成する。次に、絶縁膜を堆
積し異方性エッチングを施すことによりゲート電極１０
５の側面にサイドウォール１０６を形成する。次に、絶
縁膜を堆積し、コンタクトホールを開口する。次に、プ
ラグを形成し、ビットライン配線１０９を形成する。次
に、第１層間シリコン酸化膜１０７を形成し、コンタク
トホールを開口する。次に、プラグを形成し、キャパシ
タ下部電極１１４，キャパシタ容量絶縁膜１１５，キャ
パシタ上部電極１１６を順次形成する。次に、第２層間
シリコン酸化膜１１０を形成し、ロジック部のＷプラグ
１１３を形成する。次に、アルミニウム配線１１２ａと
ＭＩＭ型キャパシタ下部電極１１２ｂを同時に形成し、
ＭＩＭ型キャパシタ容量絶縁膜１１９，ＭＩＭ型キャパ
シタ上部電極１２１を形成する。次に、第３層間シリコ
ン酸化膜１１７を形成し、Ｗプラグ１１８，アルミニウ
ム配線１２０を形成する。

【０００４】なお、上述した製造方法の一例は、ＤＲＡ
Ｍ部の製造方法として例えば特開平２−１４３４５６号
公報などに開示されている。

【０００５】

【発明が解決しようとする課題】従来の半導体装置およ
びその製造方法は以上のように構成されているので、ア
ルミニウム配線１２０とＭＩＭ型キャパシタ上部電極１
２１とが同時に形成できないので、チップコストが高く
なるという課題があった。

【０００６】また、従来の半導体装置およびその製造方
法は、ＭＩＭ型キャパシタ上部電極１２１より上層の第
３層間シリコン酸化膜１１７を形成した際に局所段差が
発生するので、第３層間シリコン酸化膜１１７の膜厚が
薄い場合には、第３層間シリコン酸化膜１１７に対して
ＣＭＰを行う際にＭＩＭ型キャパシタ上部電極１２１近
傍は凸部であるため局部的にＣＭＰレートが上昇し、更
に、量産変動によるＣＭＰレートの変動を考慮すると、
第３層間シリコン酸化膜１１７が全てなくなってしまう
場合が発生し、ＭＩＭ型キャパシタ上部電極１２１の一
部が削られるという課題があった。

【０００７】さらに、従来の半導体装置およびその製造
方法は、ＭＩＭ型キャパシタ上部電極１２１の一部が削
られないように第３層間シリコン酸化膜１１７の膜厚を
厚くした場合には、Ｗプラグ１１８を埋め込むためのス
ルーホールを開口する際に、ＭＩＭ型キャパシタ上部電
極１２１は、アルミニウム配線１１２ａよりもオーバー
エッチングされる量が多いのでＥＭ耐性が劣化し信頼性
が低くなる等の課題があった。

【０００８】従来の半導体装置およびその製造方法に係
る課題を図面を用いて説明する。図１０は、従来の半導
体装置におけるＤＲＡＭ部及びロジック部の構造を示す
断面図であり、ＭＩＭ型キャパシタ上部電極１２１より
上層の第３層間シリコン酸化膜１１７を形成した工程を
示すものである。図１０において、図９と同一符号は同
一または相当部分を示しておりその説明を省略する。但
し、図１０における第３層間シリコン酸化膜１１７の膜
厚は、図９に示された第３層間シリコン酸化膜１１７よ
りも薄い場合を示している。図１０に示されたように、
ＭＩＭ型キャパシタ上部電極１２１より上層の第３層間
シリコン酸化膜１１７を形成した際に局所段差が発生す
る。このため、第３層間シリコン酸化膜１１７に対して
ＣＭＰを行う際にＭＩＭ型キャパシタ上部電極１２１近
傍は凸部であるため、ＣＭＰレートが上昇し第３層間シ
リコン酸化膜１１７が全てなくなってしまうから、ＭＩ
Ｍ型キャパシタ上部電極１２１の上部が、ＣＭＰ工程に
おいて削られる現象が発生する。

【０００９】図１１は、従来の半導体装置におけるＤＲ
ＡＭ部及びロジック部の構造を示す断面図である。図１
１において、図９と同一符号は同一または相当部分を示
しておりその説明を省略する。図１１に示されたよう
に、第３層間シリコン酸化膜１１７にＷプラグ１１８を
埋め込むためのスルーホールを開口する際に、ＭＩＭ型
キャパシタ上部電極１２１は、アルミニウム配線１１２
ａよりもオーバーエッチングされる量が多い。このた
め、ＭＩＭ型キャパシタ上部電極１２１の一部がエッチ
ング工程において削られるので、Ｗプラグ１１８がＭＩ
Ｍ型キャパシタ上部電極１２１の一部に埋め込まれるか
ら、ＥＭ耐性が劣化し信頼性が低くなる等の現象が発生
する。

【００１０】この発明は上記のような課題を解決するた
めになされたもので、ＤＲＡＭ部とロジック部とをワン
チップ上に混載するＤＲＡＭ混載デバイスにおいて、Ｗ
プラグを用いることにより配線数を増加させることなく
信頼性が高いキャパシタを形成できる半導体装置および
その製造方法を得ることを目的とする。

【００１１】

【課題を解決するための手段】この発明に係る半導体装
置は、半導体基板上に形成するキャパシタ下部電極と、
キャパシタ下部電極の表面が露出しないようにキャパシ
タ下部電極上に形成される複数の開口孔を有する層間絶
縁膜と、複数の開口孔の側壁と底部とを導電膜によって
覆うように形成する複数のプラグと、複数のプラグを電
気的に接続する配線層とを備えるものである。

【００１２】この発明に係る半導体装置は、複数のプラ
グが、ストライプ状のパターンを有するものである。

【００１３】この発明に係る半導体装置は、複数のプラ
グが、ホール状のパターンを有するものである。

【００１４】この発明に係る半導体装置は、配線層が、
ＤＲＡＭ部の配線層とロジック部の配線層とを同時に形
成するものである。

【００１５】この発明に係る半導体装置の製造方法は、
トランジスタが形成されている半導体基板上にキャパシ
タ下部電極を形成する工程と、キャパシタ下部電極上に
層間絶縁膜を形成する工程と、層間絶縁膜をキャパシタ
下部電極の表面が露出するようにエッチングすることに
より複数の開口孔を層間絶縁膜に形成する工程と、キャ
パシタ下部電極の表面が被覆するように複数の開口孔の
底部に容量絶縁膜を堆積する工程と、キャパシタ下部電
極上の複数の開口孔を覆うようにフォトレジストを形成
し容量絶縁膜をエッチングすることにより除去する工程
と、フォトレジストを除去し複数の開口孔の側壁と底部
とを導電膜によって覆うように複数のプラグを形成する
工程と、複数のプラグを電気的に接続する配線層を形成
する工程とを有するものである。

【００１６】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
半導体装置におけるＤＲＡＭ部，キャパシタ部及びロジ
ック部の構造を示す断面図である。図１において、１は
半導体基板、２はウェル部、３は拡散層、４は素子分離
絶縁膜、５はゲート電極、６はゲート電極５の側壁に形
成されるサイドウォール、７はコンタクト層間膜、８は
ドープトアモルファスシリコンプラグ、９はビットライ
ン配線、１０はキャパシタ部のＷプラグ、１１はビット
ライン配線９と同時に形成されるキャパシタ部のＭＩＭ
型キャパシタ下部電極（キャパシタ下部電極）、１２は
ロジック部のＷプラグ、１３はビットライン配線９と同
時に形成されるロジック部のタングステンの配線、１４
は第１層間シリコン酸化膜（層間絶縁膜）、１５はＤＲ
ＡＭ部のドープトアモルファスシリコンプラグ、１６は
ＤＲＡＭ部のキャパシタ下部電極、１７はＤＲＡＭ部の
キャパシタ容量絶縁膜、１８はＤＲＡＭ部のキャパシタ
上部電極である。

【００１７】また、図１において、１９は第２層間シリ
コン酸化膜（層間絶縁膜）、２３はキャパシタ部のＷプ
ラグ（導電膜、複数のプラグ）、２４はロジック部のＷ
プラグ、２５はキャパシタ部のアルミニウム配線（配線
層）、２６はロジック部のアルミニウム配線（配線
層）、２７はＤＲＡＭ部のアルミニウム配線（配線層）
である。なお、キャパシタ部において、キャパシタの一
方の電極としてのＭＩＭ型キャパシタ下部電極１１と、
キャパシタの他方の電極としてのＷプラグ２３及びアル
ミニウム配線２５と、キャパシタの容量絶縁膜としての
第１層間シリコン酸化膜１４及び第２層間シリコン酸化
膜１９とからＭＩＭ型キャパシタ（キャパシタ）が構成
されている。

【００１８】次に製造方法について説明する。図２から
図７は、この発明の実施の形態１による半導体装置の製
造方法を示す断面図である。実施の形態１による半導体
装置の製造方法を、以下に順を追って説明する。先ず、
半導体基板１上の所定の領域に素子分離酸化膜４を形成
する。次に、イオン注入法等を用いてウェル部２，拡散
層３を形成する。次に、ゲート酸化膜と、例えばタング
ステンシリサイド膜等のゲート電極の材料とを堆積しエ
ッチング法により加工することによってゲート電極５を
形成する。次に、絶縁膜を堆積し異方性エッチングを施
すことによりゲート電極５の側面にサイドウォール６を
形成する。次に、例えばＣＶＤ装置を用いて、コンタク
ト層間膜７を堆積する。次に、ＤＲＡＭ部のコンタクト
層間膜７に対してコンタクトホールを開口し、当該コン
タクトホールにドープトアモルファスシリコンを埋め込
むことによってドープトアモルファスシリコンプラグ８
を形成する。以上までの工程を実施した半導体装置の断
面図が図２である。

【００１９】次に、キャパシタ部およびロジック部のコ
ンタクト層間膜７に対してコンタクトホールを開口す
る。次に、キャパシタ部およびロジック部のコンタクト
ホールにタングステンを埋め込むことによってＷプラグ
１０，１２を形成する。次に、ＤＲＡＭ部のドープトア
モルファスシリコンプラグ８の上部とＷプラグ１０，１
２の上部に、バリアメタルとして例えばチタンナイトラ
イドを堆積し、更にタングステンを堆積し加工すること
により、ビットライン配線９と、ＭＩＭ型キャパシタ下
部電極１１と、タングステンの配線層１３とを同時に形
成する。以上までの工程を実施した半導体装置の断面図
が図３である。

【００２０】次に、第１層間シリコン酸化膜１４を例え
ばＣＶＤを用いて堆積し、ＤＲＡＭ部の第１層間シリコ
ン酸化膜１４に対してコンタクトホールを開口する。次
に、開口した当該コンタクトホールにドープトアモルフ
ァスシリコンを埋め込むことによってドープトアモルフ
ァスシリコンプラグ１５を形成する。次に、ドープトア
モルファスシリコンプラグ１５の上部に、ＤＲＡＭ部の
キャパシタ下部電極１６としてのドープトアモルファス
シリコンを形成する。以上までの工程を実施した半導体
装置の断面図が図４である。

【００２１】次に、ＤＲＡＭ部のキャパシタ容量絶縁膜
１７と、ＤＲＡＭ部のキャパシタ上部電極１８とを順次
堆積し、エッチングにより加工する。ＤＲＡＭ部のキャ
パシタ下部電極１６と、ＤＲＡＭ部のキャパシタ容量絶
縁膜１７と、ＤＲＡＭ部のキャパシタ上部電極１８とか
らＤＲＡＭ部のキャパシタが構成される。次に、第２層
間シリコン酸化膜１９を堆積する。以上までの工程を実
施した半導体装置の断面図が図５である。

【００２２】次に、キャパシタ部およびロジック部の第
２層間シリコン酸化膜１９及び第１層間シリコン酸化膜
１４に対してエッチングによりコンタクトホール（複数
の開口孔）２０，２１を開口する。このエッチング工程
は、ＭＩＭ型キャパシタ下部電極１１と、タングステン
の配線層１３の表面が露出するようにエッチングを行う
ものである。以上までの工程を実施した半導体装置の断
面図が図６である。

【００２３】図８は、ＭＩＭ型キャパシタ上部電極の構
造を示す説明図である。図８（ａ）は、従来のＭＩＭ型
キャパシタ上部電極１２１の上面図であり、一辺が数十
μｍの正方形の構造を有する。図８（ｂ）は、この発明
の実施の形態１におけるキャパシタ部のコンタクトホー
ル２０を開口する際のエッチングマスクパターンであ
る。図６において、コンタクトホール２０は２本のみ示
されているが、図８（ｂ）に示されたように、ライン／
スペースが２μｍ／４μｍのストライプ状のパターンを
有しているものである。このようなエッチングマスクパ
ターンを用いることによって、後の工程におけるＣＭＰ
工程でエロージョンの発生を抑制することが可能にな
り、信頼性の高いＭＩＭ型キャパシタが得られる。な
お、ライン／スペースの数値は一例であり、これに限ら
れるものではない。

【００２４】次に、ＭＩＭ型キャパシタに必要な容量を
確保できるように、例えばＣＶＤ等を用いて容量絶縁膜
として例えばシリコン酸化膜を堆積する。このことによ
って、コンタクトホール２０，２１の底部に容量絶縁膜
としてのシリコン酸化膜が堆積する。次に、フォトリソ
グラフィ技術により、キャパシタ部に形成したコンタク
トホール２０が覆われるようにフォトレジスト２２を形
成する。次に、エッチング工程において、ロジック部の
コンタクトホール２１に対して、タングステンの配線１
３の表面が露出するようにエッチングを行う。このよう
に、コンタクトホール２０，２１を形成するために、エ
ッチング工程を２回とシリコン酸化膜の堆積工程を１回
行うことによって、コンタクトホール２１が再現性良く
形成できると共に、コンタクトホール２０の底部にＭＩ
Ｍ型キャパシタに必要な容量を制御性良く確保すること
ができる。以上までの工程を実施した半導体装置の断面
図が図７である。

【００２５】次に、フォトレジスト２２を除去した後、
ロジック部のコンタクトホール２０，２１に対してタン
グステンを埋め込むことによって、Ｗプラグ２３，２４
を形成する。次に、キャパシタ部のアルミニウム配線２
５と、ロジック部のアルミニウム配線２６と、ＤＲＡＭ
部のアルミニウム配線２７とを同時に形成する。以上ま
での工程を実施した半導体装置の断面図が図１である。

【００２６】以上のように、この実施の形態１によれ
ば、ＭＩＭ型キャパシタ下部電極１１から離隔した位置
に形成するＷプラグ２３と、当該Ｗプラグ２３に電気的
に接続するアルミニウム配線２５とから構成されるＭＩ
Ｍ型キャパシタ上部電極を備えるようにしたので、ＤＲ
ＡＭ部とロジック部とをワンチップ上に混載するＤＲＡ
Ｍ混載デバイスにおいて、配線数を増加させることなく
ＭＩＭ型キャパシタを形成できるという効果が得られ
る。

【００２７】また、この実施の形態１によれば、Ｗプラ
グ２３は、ストライプ状の形状を有するように構成した
ので、ＣＭＰ工程においてエロージョンの発生を抑制す
ることが可能になり、信頼性の高いＭＩＭ型キャパシタ
が製造できるという効果が得られる。

【００２８】さらに、この実施の形態１によれば、コン
タクトホール２０，２１を形成するために、エッチング
工程を２回とシリコン酸化膜の堆積工程を１回行うよう
にしたので、コンタクトホール２１が再現性良く形成で
きると共に、コンタクトホール２０の底部にＭＩＭ型キ
ャパシタに必要な容量を制御性良く確保することができ
るという効果が得られる。

【００２９】さらに、この実施の形態１によれば、キャ
パシタ部のアルミニウム配線２５と、ロジック部のアル
ミニウム配線２６と、ＤＲＡＭ部のアルミニウム配線２
７とを同時に形成することができるので、従来技術と比
較してアルミニウム配線の堆積工程が少なくなるから、
チップコストの増加を抑制できるという効果が得られ
る。

【００３０】実施の形態２．実施の形態２による半導体
装置およびその製造方法は、実施の形態１による半導体
装置およびその製造方法におけるコンタクトホール２０
を開口する際のエッチングマスクパターンを変更したも
のである。図８（ｃ）は、この発明の実施の形態２にお
けるキャパシタ部のコンタクトホール２０を開口する際
のエッチングマスクパターンである。図８（ｃ）に示さ
れたように、ホール状のパターンが規則的に並んでお
り、ホール／スペースが２μｍ／２μｍのパターンを有
しているので、実施の形態１に示されたストライプ状の
パターンよりもスペース領域を狭くすることができる。
なお、ホール／スペースの数値は一例であり、これに限
られるものではない。

【００３１】図８（ｄ）は、この発明の実施の形態２に
おけるキャパシタ部のコンタクトホール２０を開口する
際のエッチングマスクパターンである。図８（ｄ）に示
されたように、ホール状のパターンとストライプ状のパ
ターンとを組み合わせてコンタクトホール２０を開口す
る際のエッチングマスクパターンを構成する。このこと
によって、スペース領域を狭くすることができる。

【００３２】以上のように、この実施の形態２によれ
ば、実施の形態１と同様の効果を奏すると共に、コンタ
クトホール２０を開口する際のエッチングマスクパター
ンにおいて、一部又は全部にホール状のパターンを有す
るエッチングマスクパターンを用いるようにしたので、
スペース領域を狭くすることができるから、ＭＩＭ型キ
ャパシタの面積を縮小することができるという効果が得
られる。

【００３３】

【発明の効果】以上のように、この発明によれば、半導
体基板上に形成するキャパシタ下部電極と、キャパシタ
下部電極の表面が露出しないようにキャパシタ下部電極
上に形成される複数の開口孔を有する層間絶縁膜と、複
数の開口孔の側壁と底部とを導電膜によって覆うように
形成する複数のプラグと、複数のプラグを電気的に接続
する配線層とを備えるように構成したので、ＤＲＡＭ部
とロジック部とをワンチップ上に混載するＤＲＡＭ混載
デバイスにおいて、配線数を増加させることなくキャパ
シタを形成できるという効果が得られる。

【００３４】この発明によれば、複数のプラグが、スト
ライプ状のパターンを有するように構成したので、ＣＭ
Ｐ工程においてエロージョンの発生を抑制することが可
能になり、信頼性の高いキャパシタが製造できるという
効果が得られる。

【００３５】この発明によれば、複数のプラグが、ホー
ル状のパターンを有するように構成したので、スペース
領域を狭くすることができるから、キャパシタの面積を
縮小することができるという効果が得られる。

【００３６】この発明によれば、配線層が、ＤＲＡＭ部
の配線層とロジック部の配線層とを同時に形成するよう
に構成したので、チップコストの増加を抑制できるとい
う効果が得られる。

【００３７】この発明によれば、トランジスタが形成さ
れている半導体基板上にキャパシタ下部電極を形成する
工程と、キャパシタ下部電極上に層間絶縁膜を形成する
工程と、層間絶縁膜をキャパシタ下部電極の表面が露出
するようにエッチングすることにより複数の開口孔を層
間絶縁膜に形成する工程と、キャパシタ下部電極の表面
が被覆するように複数の開口孔の底部に容量絶縁膜を堆
積する工程と、キャパシタ下部電極上の複数の開口孔を
覆うようにフォトレジストを形成し容量絶縁膜をエッチ
ングすることにより除去する工程と、フォトレジストを
除去し複数の開口孔の側壁と底部とを導電膜によって覆
うように複数のプラグを形成する工程と、複数のプラグ
を電気的に接続する配線層を形成する工程とを有するよ
うに構成したので、ＤＲＡＭ部とロジック部とをワンチ
ップ上に混載するＤＲＡＭ混載デバイスにおいて、配線
数を増加させることなくキャパシタを形成できるという
効果が得られると共に、複数の開口孔が再現性良く形成
でき、キャパシタ下部電極上の複数の開口孔の底部にＭ
ＩＭ型キャパシタに必要な容量絶縁膜を制御性良く確保
することができるという効果が得られる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による半導体装置に
おけるＤＲＡＭ部，キャパシタ部及びロジック部の構造
を示す断面図である。

【図２】 この発明の実施の形態１による半導体装置の
製造方法を示す断面図（１）である。

【図３】 この発明の実施の形態１による半導体装置の
製造方法を示す断面図（２）である。

【図４】 この発明の実施の形態１による半導体装置の
製造方法を示す断面図（３）である。

【図５】 この発明の実施の形態１による半導体装置の
製造方法を示す断面図（４）である。

【図６】 この発明の実施の形態１による半導体装置の
製造方法を示す断面図（５）である。

【図７】 この発明の実施の形態１による半導体装置の
製造方法を示す断面図（６）である。

【図８】 ＭＩＭ型キャパシタ上部電極の構造を示す説
明図である。

【図９】 従来の半導体装置におけるＤＲＡＭ部及びロ
ジック部の構造を示す断面図である。

【図１０】 従来の半導体装置におけるＤＲＡＭ部及び
ロジック部の構造を示す断面図である。

【図１１】 従来の半導体装置におけるＤＲＡＭ部及び
ロジック部の構造を示す断面図である。

【符号の説明】

１ 半導体基板、２ ウェル部、３ 拡散層、４ 素子
分離絶縁膜、５ ゲート電極、６ サイドウォール、７
コンタクト層間膜、８ ドープトアモルファスシリコ
ンプラグ、９ ビットライン配線、１０ Ｗプラグ、１
１ ＭＩＭ型キャパシタ下部電極（キャパシタ下部電
極）、１２ Ｗプラグ、１３ タングステンの配線、１
４ 第１層間シリコン酸化膜（層間絶縁膜）、１５ ド
ープトアモルファスシリコンプラグ、１６ キャパシタ
下部電極、１７ キャパシタ容量絶縁膜、１８ キャパ
シタ上部電極、１９ 第２層間シリコン酸化膜（層間絶
縁膜）、２０，２１ コンタクトホール（複数の開口
孔）、２２ フォトレジスト、２３ Ｗプラグ（導電
膜、複数のプラグ）、２４ Ｗプラグ、２５ アルミニ
ウム配線（配線層）、２６ アルミニウム配線（配線
層）、２７ アルミニウム配線（配線層）。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ＤＲＡＭ部とロジック部とを混載する半
   導体装置において、半導体基板上に形成するキャパシタ
   下部電極と、当該キャパシタ下部電極の表面が露出しな
   いように前記キャパシタ下部電極上に形成される複数の
   開口孔を有する層間絶縁膜と、前記複数の開口孔の側壁
   と底部とを導電膜によって覆うように形成する複数のプ
   ラグと、当該複数のプラグを電気的に接続する配線層と
   を備える半導体装置。
2. 【請求項２】 複数のプラグは、ストライプ状のパター
   ンを有することを特徴とする請求項１記載の半導体装
   置。
3. 【請求項３】 複数のプラグは、ホール状のパターンを
   有することを特徴とする請求項１記載の半導体装置。
4. 【請求項４】 配線層は、ＤＲＡＭ部の配線層とロジッ
   ク部の配線層とを同時に形成することを特徴とする請求
   項１記載の半導体装置。
5. 【請求項５】 トランジスタが形成されている半導体基
   板上にキャパシタ下部電極を形成する工程と、当該キャ
   パシタ下部電極上に層間絶縁膜を形成する工程と、前記
   層間絶縁膜を前記キャパシタ下部電極の表面が露出する
   ようにエッチングすることにより複数の開口孔を前記層
   間絶縁膜に形成する工程と、前記キャパシタ下部電極の
   表面が被覆するように前記複数の開口孔の底部に容量絶
   縁膜を堆積する工程と、前記キャパシタ下部電極上の前
   記複数の開口孔を覆うようにフォトレジストを形成し前
   記容量絶縁膜をエッチングすることにより除去する工程
   と、前記フォトレジストを除去し前記複数の開口孔の側
   壁と底部とを導電膜によって覆うように複数のプラグを
   形成する工程と、前記複数のプラグを電気的に接続する
   配線層を形成する工程とを有する半導体装置の製造方
   法。