JP2007294629A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】アスペクト比が大きな配線層を有する半導体装置であって、半導体装置製造プロセスのスループットを低下させることなく、ボイドを介した導電性プラグ間の短絡を抑制可能な半導体装置を提供する。
【解決手段】半導体装置１０は、半導体基板１１上で相互に並行して延在する２つの配線１４１，１４２と、２つの配線１４１，１４２を覆って堆積された層間絶縁膜と、２つの配線１４１，１４２の間で層間絶縁膜を貫通して形成された２つのコンタクトプラグ１９１，１９２とを備える。２つのコンタクトプラグ１９１，１９２の間で、２つの配線１４１，１４２の相互に対向する側面は、２つの配線１４１，１４２を含む面内方向に凹凸形状を有する。
【選択図】図２

Description

本発明は、半導体装置及びその製造方法に関し、更に詳しくは、同じ配線層に含まれ相互に並行して延在する２つの隣接する配線を備える半導体装置及びその製造方法に関する。
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置では、半導体基板上に記憶素子であるメモリセルがアレイ状に配設され、各メモリセルを駆動する配線が、基板面内の行方向及び列方向に沿って形成されている。また、これらの配線の間を基板面と直交方向に通過して導電性プラグが形成されており、導電性プラグは、半導体基板の表面に形成されたＭＩＳ（Metal Insulator Semiconductor）型のトランジスタ素子と、半導体基板の上部に形成されたキャパシタや配線との間を接続する。
ところで、近年の半導体装置の微細化に伴い、隣接する２つの配線間の間隔は益々縮小している。配線間の間隔の縮小に伴い、配線間の間隔に対するその高さの比率（アスペクト比）が大きくなると、配線間で層間絶縁膜の埋込み不良が生じ、隣接するプラグ間の短絡が発生する問題が生じている。図８に、配線間での層間絶縁膜の埋込み不良によって、隣接するコンタクトプラグ間の短絡が発生した状態を示す。
図８において、配線１４を覆う層間絶縁膜の堆積に際して、配線１４間で埋込み不良が生じ、隣接する配線１４間に空洞（ボイド）１７が形成される。ボイド１７は、例えば配線１４に沿って延在する。層間絶縁膜の堆積に後続し、隣接する配線１４間に層間絶縁膜を貫通するコンタクトホール１８を形成した後、形成したコンタクトホール１８内に導電材料を埋め込んでコンタクトプラグ１９を形成する。コンタクトホール１８の形成に際して、コンタクトホール１８がボイド１７の存在する位置に形成されると、コンタクトプラグ１９の形成に際して、ボイド１７の内部に導電材料２２が侵入し、隣接するコンタクトプラグ１９間が導通する。
ボイドを介したコンタクトプラグ間の短絡を抑制するために、特許文献１は、コンタクトホールを形成した後、コンタクトプラグの形成に先立って、コンタクトホールの側面に側壁保護膜を形成することを提案している。
特開２００１−３３８９７７号公報（図２）
特許文献１の方法によれば、コンタクトホールの側面に形成された側壁保護膜が、コンタクトホールの側面に開口するボイドの入り口を塞ぐので、ボイドを介したコンタクトプラグ間の短絡を抑制できるものとしている。しかし、同文献の方法では、側壁保護膜を成膜する工程や、コンタクトホールの底面に形成された側壁保護膜をエッチバックによって除去する工程が新たに必要となり、これによって半導体装置製造プロセスのスループットが低下する問題があった。
本発明は、上記に鑑み、アスペクト比が大きな配線層を有する半導体装置及びその製造方法であって、半導体装置製造プロセスのスループットを低下させることなく、ボイドを介した導電性プラグ間の短絡を抑制可能な半導体装置及びその製造方法を提供することを目的とする。
上記目的を達成するために、本発明の半導体装置は、同じ配線層に含まれ相互に並行して延在する２つの隣接する配線が、該配線の延在方向に見て異なる間隔を有するように配設されていることを特徴とする。
また、本発明に係る半導体装置の製造方法は、半導体基板の主面上部に導電膜を堆積する工程と、マスクパターンを用いて前記導電膜をパターニングし、相互に並行して延在する２つの隣接する配線を形成する工程とを有する半導体装置の製造方法であって、
前記隣接する２つの配線パターンは、該配線パターンの延在方向に見て異なる間隔を有するように形成されていることを特徴とする。
本発明の半導体装置によれば、２つの隣接する配線が、配線の延在方向に見て異なる間隔を有することによって、これら２つの隣接する配線を覆う層間絶縁膜の堆積に際して、配線に沿って形成されるボイドを分断できる。また、そのような配線の形成に際しては、導電膜をパターニングする異方性エッチングに際して、配線の平面形状に対応する配線パターンを有するマスクパターンを用いればよいので、半導体装置製造プロセスのスループットの低下を抑制できる。
本発明の半導体装置の好適な態様では、前記隣接する２つの配線の対向する側面は、該配線の延在方向及び該延在方向と直交する方向に延在する。従来と同様な手法で配線パターンを形成できる。
本発明の半導体装置の好適な態様では、前記隣接する２つの配線の少なくとも一方の配線には、他方の配線と対向する側面と逆側の側面に凹凸が形成される。凹凸を形成することで、配線幅の縮小を生ずることなく配線間隔を設定できるため、電気抵抗の増大を抑制できる。
本発明の半導体装置では、前記隣接する２つの配線の間には、該配線と交差する導電性プラグが少なくとも２つ形成されていてもよい。本発明では、ボイドを介した２つの導電性プラグの間の短絡を抑制できる。
本発明の半導体装置の好適な態様では、前記２つの導電性プラグの間の領域には、前記隣接する２つの配線の間隔が他の部分における間隔よりも大きな間隔を有する部分が含まれる。大きな間隔を有する部分でボイドを消滅させることによって、ボイドを分断できる。
本発明の半導体装置の好適な態様では、前記２つの導電性プラグの間の領域には、一方の配線の側面のオフセットと他方の配線の側面のオフセットとが同方向である部分が含まれる。オフセットの方向にボイドの形成位置をずらすことによって、形成されるボイドを分断できる。この場合、前記オフセットを挟んだ２つの部分では、前記隣接する２つの配線の間隔が相互に等しい部分が含まれてもよい。
本発明の半導体装置の好適な態様では、前記隣接する２つの配線を含む配線層内の配線には、配線の頂部及び側壁を覆う酸化膜が形成されている。酸化膜によって配線を保護できる。この場合、前記酸化膜の表面には、更に熱酸化膜が形成されていることが好ましく、熱酸化膜が酸化膜の表面に均一な厚みで形成されることによって、熱酸化膜の形成に後続する層間絶縁膜の堆積に際して、ボイドを縮小できる。なお、熱酸化膜に代えて、常圧ＣＶＤ法で窒化膜が形成されても、同様の効果が得られる。
以下に、図面を参照し、本発明の実施形態を詳しく説明する。図１は、本発明の一実施形態に係る半導体装置の構成を示す断面図である。半導体装置１０は、半導体基板１１を備え、半導体基板１１上では、配線構造１２が相互に並行して延在している。配線構造１２は、順次に積層された絶縁層１３及び配線層１４と、これら絶縁層１３及び配線層１４の露出した表面上に形成された配線保護膜１５とから構成される。配線層１４について、同図中、隣接する２つの配線を示している。配線は、例えばゲート電極を構成する。
配線層１４は、タングステンや、タングステンシリサイド、不純物ドープポリシリコン、アルミニウムなどの導電材料からなり、これらの導電材料の単層又は複数層で構成され、例えば１５０ｎｍ程度の厚みを有する。配線保護膜１５は、例えばプラズマＣＶＤ法で成膜される酸化膜や、熱酸化法で形成される酸化膜（熱酸化膜）、シリカガラス膜などを含んで構成され、例えば２０ｎｍ程度の厚みを有する。
配線構造１２を覆って半導体基板１１上に層間絶縁膜１６が形成されている。配線１４間の幅に対するその高さの比（アスペクト比）が大きくなると、層間絶縁膜１６の堆積に際して、隣接する配線構造１２間で層間絶縁膜１６の埋込み不良が生じ、ボイド１７が形成されることがある。ボイド１７は、アスペクト比が例えば２．５以上になった際に生じる。層間絶縁膜１６は、例えばプラズマＣＶＤ法で堆積される酸化膜（プラズマ酸化膜）や、熱酸化膜、シリカガラス膜などを含んで構成され、５０〜４００ｎｍの厚みを有する。
層間絶縁膜１６を貫通して、隣接する配線構造１２の間に、コンタクトホール１８が形成されている。コンタクトホール１８の内部にはコンタクトプラグ１９が埋め込まれている。コンタクトホール１８の形成に際して、コンタクトホール１８がボイド１７の位置に形成されると、コンタクトプラグ１９の形成に際して、ボイド１７の内部にコンタクトプラグ１９を構成する導電材料が侵入する。コンタクトプラグ１９の頂部に接続して、上層配線２０が形成されている。上層配線２０は、タングステンや、タングステンシリサイド、不純物ドープポリシリコン、アルミニウムなどで構成される。
図２は、図１に示した半導体装置の各部分のレイアウトを示す平面図である。コンタクトプラグ１９は、第１の配線１４１と第２の配線１４２との間に、それらの延在方向に沿って所定間隔で配設されている。配線１４１，１４２の相互に対向する側面２１は、配線１４１，１４２を含む面内方向に凹凸形状を有する。
図２の例では、隣接する配線１４１，１４２の延在方向に沿った領域３１〜３８について、領域３２，３４，３５，３７では、配線間隔は５０ｎｍに設定され、領域３１，３８では、配線間隔は１２０ｎｍに設定され、領域３３，３６では、配線間隔は２００ｎｍに設定されている。領域３１，３８はコンタクトプラグ１９を含み、その他の領域３２〜３７はコンタクトプラグ１９を含まない。
領域３２，３４，３５，３７では、配線間隔が小さいので、ボイド１７が形成されている。領域３２は、コンタクトプラグ１９に隣接しているため、領域３２のボイド１７の内部には、コンタクトプラグ１９を構成する導電材料２２が侵入している。領域３３，３６では、配線間隔が充分に大きいので、ボイド１７は形成されていない。
領域３４と領域３５との間では、配線１４１，１４２の相互に対向する側面２１が、配線１４１，１４２の直交方向に見て、同じ方向にずれている。領域３４及び領域３５の間では、ボイド１７は、側面２１のずれ量と略同じずれ量で、配線１４１，１４２の直交方向にずれており、互いに充分に接続されていない。
本実施形態の半導体装置１０によれば、配線１４１，１４２に沿って形成されたボイド１７は、領域３３，３６での消滅、又は、領域３４と領域３５との間のずれ等によって、隣接するコンタクトプラグ１９の間で分断されている。これによって、ボイド１７を介したコンタクトプラグ１９間の短絡を抑制できる。
なお、領域３１〜３８での配線間隔は一例であって、例えばコンタクトプラグ１９を含む領域３１，３８の配線間隔を２００ｎｍに設定してもよい。また、図２では、凹凸形状を有する側面２１を隣接する２つのコンタクトプラグ１９の間の全ての領域に形成したが、実際には、コンタクトプラグ１９間の一部の領域に形成すれば、コンタクトプラグ１９間の短絡を充分に抑制できる。
図３〜図４は、図１の半導体装置を製造する各製造段階を順次に示す断面図である。熱酸化法を用いて、半導体基板１１上に熱酸化膜を形成した後、熱酸化膜上に、ＣＶＤ法やスパッタ法などを用いて導電膜を堆積する。引き続き、公知のリソグラフィ技術及びドライエッチング技術を用いて、導電膜及び熱酸化膜をパターニングし、順次に積層された絶縁層１３及び配線層１４を形成する（図３（ａ））。なお、導電膜の堆積に際しては、１種類の導電材料を堆積してもよく、或いは、複数種の導電材料を積層してもよい。
絶縁層１３及び配線層１４を形成するパターニングに際しては、図９に示す従来のマスクパターン４４に代えて、図５に示すマスクパターン４１を用いる。マスクパターン４１の平面形状は、配線層１４の平面形状に対応し、マスクパターン４１の第１の配線パターン４２１、及び、第２の配線パターン４２２が、第１の配線１４１、及び、第２の配線１４２にそれぞれ対応し、配線パターン４２１，４２２の相互に対向する側部４３は、配線パターン４２１，４２２を含む面内方向に凹凸形状を有する。マスクパターン４１の領域３１〜３８が、配線層１４の領域３１〜３８にそれぞれ対応する。
配線層１４を形成するパターニングに際して、マスクパターン４１を用いることによって、図２に示した平面形状を有する配線１４１，１４２が形成される。なお、図９のマスクパターン４４は、図８に示した従来の半導体装置１００の製造に際して用いられるマスクパターンである。
次いで、公知の方法を用いて、絶縁層１３及び配線層１４の露出した表面を覆う配線保護膜１５を形成する（図３（ｂ））。これによって、絶縁層１３、配線層１４、及び、配線保護膜１５からなる配線構造１２を形成する。引き続き、配線構造１２を覆って半導体基板１１上に、ＣＶＤ法などを用いて層間絶縁膜１６を堆積する。図４（ｃ）は、層間絶縁膜１６を堆積する初期の段階を示している。この段階で、アスペクト比が大きくなると、配線１４１，１４２に沿ってボイド１７が形成されるが、本実施形態では、配線１４１，１４２の相互に対向する側面２１が凹凸形状を有することによって、ボイド１７はその延在方向に沿って分断される。
層間絶縁膜１６の堆積が終了した後、公知のＣＭＰ技術やドライエッチバック技術を用いて、層間絶縁膜１６の表面を平坦化する。引き続き、公知のリソグラフィ技術及びドライエッチング技術を用いて、隣接する配線構造１２の間に、層間絶縁膜１６を貫通するコンタクトホール１８を形成する。コンタクトホール１８の形成に際しては、コンタクトホール１８が配線構造１２に接触しないようにする。更に、コンタクトホール１８内部のウエット洗浄を行い、ドライエッチング後にコンタクトホール１８内部に残留したエッチング残渣を除去する。
次いで、コンタクトホール１８の内部、及び、層間絶縁膜１６上にコンタクトプラグ形成用の導電材料を堆積する。コンタクトホール１８がボイド１７の位置に形成された場合には、ボイド１７の内部に導電材料が侵入するが、本実施形態では、ボイド１７がその延在方向に沿って分断されていることによって、導電材料は、隣接する２つのコンタクトプラグ１９間で分断される。引き続き、ＣＭＰ技術などを用いて、層間絶縁膜１６上に堆積した導電材料を除去することによって、コンタクトホール１８の内部に導電材料からなるコンタクトプラグ１９を形成する（図４（ｄ））。
次いで、層間絶縁膜１６及びコンタクトプラグ１９上に、ＣＶＤ法やスパッタ法などを用いて、上層配線形成用の導電材料を堆積する。更に、公知のリソグラフィ技術及びドライエッチング技術を用いて、堆積された導電材料をパターニングすることによって、図１に示した、コンタクトプラグ１９の頂部に接続する上層配線２０を形成する。
本実施形態に係る半導体装置の製造方法によれば、配線層１４を形成するパターニング工程に際して、図５に示した、配線パターン４２１，４２２の相互に対向する側部４３が凹凸形状を有するマスクパターン４１を用いることによって、相互に対向する側面２１が凹凸形状を有する配線１４１，１４２を形成できる。これによって、層間絶縁膜１６の堆積に際して、配線１４１，１４２に沿って形成されるボイド１７を、隣接するコンタクトプラグ１９の間で分断できるので、ボイド１７を介したコンタクトプラグ１９間の短絡を抑制できる。本実施形態に係る半導体装置の製造方法は、従来の半導体装置製造プロセスにおいてマスクパターン４１の形状を変更するだけでよく、成膜やエッチング等の工程が増加しない。
図６は、上記実施形態の第１変形例に係る半導体装置の構成を示す断面図である。半導体装置２３では、半導体基板１１及び配線保護膜１５の露出した表面に熱酸化膜２４が形成されており、層間絶縁膜１６は熱酸化膜２４を覆って堆積されている。コンタクトホール１８及びコンタクトプラグ１９は、層間絶縁膜１６及び熱酸化膜２４を貫通して形成されている。半導体装置２３の製造に際しては、配線保護膜１５の形成に後続し、且つ、層間絶縁膜１６の堆積に先立ち、半導体基板１１及び配線保護膜１５の露出した表面に、熱酸化法によって、熱酸化膜２４を形成する。
熱酸化膜２４は、配線保護膜１５の表面に均一な厚みで形成される。従って、層間絶縁膜１６の堆積に先立って、熱酸化膜２４を形成することによって、熱酸化膜２４を形成しない場合に比して、ボイド１７を小さくできる。また、熱酸化膜２４は、コンタクトホール１８内部のウエット洗浄の際のエッチレートが小さい。従って、熱酸化膜２４の近傍にボイド１７が形成された場合に、ウエット洗浄に際して、ボイド１７の入り口が拡大することを抑制できる。これらによって、ボイド１７をより効果的に分断し、コンタクトプラグ１９間の短絡をより効果的に抑制できる。なお、熱酸化膜２４の形成に代えて、常圧ＣＶＤ法を用いて窒化膜を成膜しても同様の効果が得られる。
図７は、上記実施形態の第２変形例に係る半導体装置の構成を示す平面図である。半導体装置２５では、図２に示した半導体装置１０において、領域３３，３６で、配線１４１，１４２の外側の側面２１が外側に向かって突出している。図２に示した半導体装置１０では、領域３３，３６で配線１４１，１４２の幅が縮小しているが、本変形例の半導体装置２５では、領域３３，３６の配線１４１，１４２の幅を大きくすることによって、領域３３，３６での電気抵抗の増大を抑制できる。半導体装置２５の製造に際しては、同図の配線１４１，１４２の形状に対応した配線パターンを有するマスクパターンを用いる。
なお、上記実施形態及び第１，第２変形例では、半導体基板１１上に絶縁層１３を介して形成された配線１４１，１４２を備える半導体装置について説明したが、本発明は、同じ配線層に含まれ相互に並行して延在する２つの隣接する配線を備える種々の半導体装置に同様に適用できる。
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置及びその製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体装置及びその製造方法も、本発明の範囲に含まれる。
本発明の一実施形態に係る半導体装置の構成を示す断面図である。 図１の半導体装置の各部分のレイアウトを示す平面図である。 図３（ａ）、（ｂ）は、図１の半導体装置を製造する各製造段階を順次に示す断面図である。 図４（ｃ）、（ｄ）は、図３に後続する各製造段階を順次に示す断面図である。 図３（ａ）の工程で用いるマスクパターンの平面形状を示す平面図である。 実施形態の第１変形例に係る半導体装置の構成を示す断面図である。 実施形態の第２変形例に係る半導体装置の構成を示す平面図である。 従来の半導体装置の構成を示す平面図である。 図８の半導体装置の形成に際して用いるマスクパターンの平面形状を示す平面図である。
符号の説明
１０：半導体装置
１１：半導体基板
１２：配線構造
１３：絶縁層
１４：配線（配線層）
１５：配線保護膜
１６：層間絶縁膜
１７：ボイド
１８：コンタクトホール
１９：コンタクトプラグ
２０：上層配線
２１：配線の側面
２２：コンタクトプラグを構成する導電材料
２３：半導体装置
２４：熱酸化膜
２５：半導体装置
３１〜３８：配線の延在方向に沿った領域
４１：マスクパターン
４２：配線パターン
４３：側部
４４：マスクパターン

Claims (10)

  1. 同じ配線層に含まれ相互に並行して延在する２つの隣接する配線が、該配線の延在方向に見て異なる間隔を有するように配設されていることを特徴とする半導体装置。
  2. 前記隣接する２つの配線の対向する側面は、該配線の延在方向及び該延在方向と直交する方向に延在する、請求項１に記載の半導体装置。
  3. 前記隣接する２つの配線の少なくとも一方の配線には、他方の配線と対向する側面と逆側の側面に凹凸が形成される、請求項１又は２に記載の半導体装置。
  4. 前記隣接する２つの配線の間には、該配線と交差する導電性プラグが少なくとも２つ形成されている、請求項１〜３の何れか一に記載の半導体装置。
  5. 前記２つの導電性プラグの間の領域には、前記隣接する２つの配線の間隔が他の部分における間隔よりも大きな間隔を有する部分が含まれる、請求項４に記載の半導体装置。
  6. 前記２つの導電性プラグの間の領域には、一方の配線の側面のオフセットと他方の配線の側面のオフセットとが同方向である部分が含まれる、請求項４に記載の半導体装置。
  7. 前記オフセットを挟んだ２つの部分では、前記隣接する２つの配線の間隔が相互に等しい部分が含まれる、請求項６に記載の半導体装置。
  8. 前記隣接する２つの配線を含む配線層内の配線には、配線の頂部及び側壁を覆う酸化膜が形成されている、請求項１〜７の何れか一に記載の半導体装置。
  9. 前記酸化膜の表面には、更に熱酸化膜が形成されている、請求項８に記載の半導体装置。
  10. 半導体基板の主面上部に導電膜を堆積する工程と、マスクパターンを用いて前記導電膜をパターニングし、相互に並行して延在する２つの隣接する配線を形成する工程とを有する半導体装置の製造方法であって、
    前記隣接する２つの配線パターンは、該配線パターンの延在方向に見て異なる間隔を有するように形成されていることを特徴とする半導体装置の製造方法。
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