JP2013175522A - 半導体装置 - Google Patents

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Abstract

【課題】半導体装置の配線性を犠牲にすることなく、電源系配線を強化する。
【解決手段】同一の配線層に３本の配線が平行に形成されて、そのうち中央の配線が外側の配線より短い場合に、中央の配線の延長線上に残る空き領域を利用して、外側の配線に一体化された突出部を形成する。外側の配線が電源系配線として利用される場合などに、突出部を追加したことで電源系配線を強化することが出来る。このとき、突出部は空き領域に配置されるので、配線性が犠牲にならない。
【選択図】図２Ａ

Description

本発明は半導体装置に関し、例えばＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：スタティック・ランダム・アクセス・メモリ）を内蔵した半導体装置に好適に利用できるものである。
半導体装置の微細化が進むに伴い、電源電圧の降下や、電源ＥＭ（ＥｌｅｃｔｒｏＭｉｇｒａｔｉｏｎ：エレクトロマイグレーション）などの基準を満たすことがより困難になっている。その対応として、電源端子の追加や、電源系ヴィアの追加が知られているが、いずれの場合も配線性を低下させる恐れがある。
上記に関連して、特許文献１（特開２００１−３６０４９号公報）には、半導体記憶装置に係る記載が開示されている。この半導体記憶装置は、複数のＭＩＳトランジスタと、主ビット線と、副ビット線と、第１のスイッチング素子と、第１のソース線と、第２のソース線と、ワード線とを備える。ここで、複数のＭＩＳトランジスタは、フローティングゲート及びコントロールゲート並びにソース及びドレインを各々が有する。副ビット線は、複数のＭＩＳトランジスタの複数個毎に形成される組毎に設けられる。第１のスイッチング素子は、副ビット線を選択的に主ビット線に接続する。第１のソース線は、組の複数における複数のＭＩＳトランジスタのソースに共通して接続される。第２のソース線は、第１のソース線が接続されない組のそれぞれにおいて複数のＭＩＳトランジスタのソースに共通して接続される。ワード線は、一の組における一の複数のＭＩＳトランジスタのコントロールゲートと、他の組における一の複数のＭＩＳトランジスタのコントロールゲートとを接続する。第１のソース線が接続されたソースを有する複数のＭＩＳトランジスタのコントロールゲートに接続されたワード線は、第１配線と、第２配線とを有する。ここで、第１配線は、第１の非金属導電体で構成されている。第２配線は、金属で構成され第１配線と異なる層に配置されて第１配線と接続されている。第２のソース線が接続されたソースを有する複数のＭＩＳトランジスタのコントロールゲートに接続されたワード線は、第１層配線を有する。第１のソース線及び副ビット線は第２の非金属導電体で構成されている。第２のソース線は金属で構成されている。
また、特許文献２（特開２００８−２２７１３０号公報）には、半導体集積回路に係る記載が開示されている。この半導体集積回路には、複数のスタンダードセルが配置されている。この半導体集積回路は、第１のセル電源配線と、第２のセル電源配線と、第１の上層電源配線と、第２の上層電源配線とを備える。ここで、第１のセル電源配線は、一方向に延び、複数のスタンダードセルに電流を供給する。第２のセル電源配線は、第１のセル電源配線に対して平行に配線され、複数のスタンダードセルに電流を供給する。第１の上層電源配線は、第１および第２のセル電源配線の上層に、第１および第２のセル電源配線に対して垂直に配線されており、第１のセル電源配線とビアによって接続されている。第２の上層電源配線は、第１および第２のセル電源配線の上層に、第１および第２のセル電源配線に対して垂直に配線されており、第２のセル電源配線とビアによって接続されている。第１のセル電源配線は、第１の上層電源配線と重なる領域であって、第１のセル電源配線と第１の上層電源配線とを接続するビアが配置された部分を含む領域に、第１および第２の上層電源配線と重ならない領域の幅よりも幅が広い第１の幅広部分を有する。
また、特許文献３（特開２００９−４９０３４号公報）には、半導体装置に係る記載が開示されている。この半導体装置は、層間絶縁膜と、下側配線層と、上側配線層と、ビアホールとを備えている。ここで、下側配線層は、層間絶縁膜の下側に配置されている。上側配線層は、層間絶縁膜の上側に配置されている。ビアホールは、層間絶縁膜を貫通して、下側配線層に属する配線と上側配線層に属する配線を電気接続する。この半導体装置は、以下の特徴を有する。すなわち、複数の配線ラインと、コンタクト領域とが設けられている。ここで、複数の配線ラインは、下側配線層において、所定の方向に沿って延びている。コンタクト領域は、少なくとも２つの配線ラインの部分的連結によって形成され、ビアホールと接触する。また、数の配線ラインにおいては互いに隣接した配線ライン間に位置する第一層間絶縁膜には、ボイドが存在している。コンタクト領域におけるビアホールの接触部分と、コンタクト領域に隣接する配線ラインとの間に位置する第二層間絶縁膜には、ボイドが存在していない。
また、特許文献４（特開２０１１−１４６３７号公報）には、半導体装置に係る記載が開示されている。この半導体装置は、第１及び第２の配線と、第３及び第４の配線と、第５の配線と、第１のコンタクト導体と、第２のコンタクト導体とを備える。ここで、第１及び第２の配線は、第１の配線層に設けられ、第１の方向へ平行に延在する。第３及び第４の配線と、第２の配線層に設けられ、第１の方向と交差する第２の方向へ平行に延在する。第５の配線は、第１の配線層と第２の配線層との間に位置する第３の配線層に設けられている。第１のコンタクト導体は、第１の配線と第３の配線を接続する。第２のコンタクト導体は、第２の配線と第４の配線を接続する。また、第１及び第２のコンタクト導体は、第１の方向に配列されている。
特開２００１−３６０４９号公報 特開２００８−２２７１３０号公報 特開２００９−４９０３４号公報 特開２０１１−１４６３７号公報
半導体装置の配線性を犠牲にすることなく、電源系配線を強化する。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
一実施の形態によれば、同一の配線層に３本の配線（ＶＤＤ２、ＶＳＳ２、ＡＲＶＳＳ２）が平行に形成されて、そのうち中央の配線（ＡＲＶＳＳ２）が外側の配線（ＶＤＤ２、ＶＳＳ２）より短い場合に、中央の配線（ＡＲＶＳＳ２）の延長線上に残る空き領域（ＶＳ２）を利用して、外側の配線（ＶＤＤ２、ＶＳＳ２）に一体化された突出部（２Ｄ１、２Ｄ２、２Ｓ１、２Ｓ２）を形成する。
前記一実施の形態によれば、外側の配線が電源系配線として利用される場合などに、突出部を追加したことで電源系配線を強化することが出来る。このとき、突出部は空き領域に配置されるので、配線性が犠牲にならない。
図１Ａは、一般的なＳＲＡＭの全体的な構成を概略的に示す平面ブロック回路図である。 図１Ｂは、図１Ａに示したメモリセルアレイに含まれるメモリセルの詳細な構成を示す回路図である。 図１Ｃは、図１Ｂに示したメモリセルおよびその周囲の領域について、半導体基板と、第１の配線層とを抜き出して示した平面図である。 図１Ｄは、図１Ｃに示した領域について、第１の配線層と、第２の配線層とを抜き出して示した平面図である。 図１Ｅは、図１Ｃに示した領域について、第２の配線層と、第３の配線層とを抜き出して示した平面図である。 図１Ｆは、図１Ｅに示した第２の配線層および第３の配線層について、より広い範囲を示す平面図である。 図１Ｇは、従来技術によるＳＲＡＭのうち、第３の配線層と、第４の配線層とに形成された各種配線の位置関係を示す平面図である。 図１Ｈは、一般的なＳＲＡＭにおけるメモリセルアレイのローカル接地線に係る配線の構成を概略的に示すブロック回路図である。 図１Ｉは、一般的なＳＲＡＭにおけるメモリセルアレイの外部電源電圧線および外部接地電圧線ＶＳＳに係る配線の構成を概略的に示すブロック回路図である。 図１Ｊは、一般的なＳＲＡＭにおける不純物領域と、不純物領域への給電に係る配線との構成を概略的に示すブロック回路図である。 図２Ａは、第１の実施形態による配線部分２の構成を示す平面図である。 図２Ｂは、第１の実施形態による外部電源電圧線ＶＤＤ２および外部接地電圧線ＶＳＳ２の構成を示す平面図である。 図３Ａは、第２の実施形態による配線部分３の構成を示す平面図である。 図３Ｂは、第２の実施形態による外部電源電圧線ＶＤＤ３および外部接地電圧線ＶＳＳ３の構成を示す平面図である。 図４Ａは、第３の実施形態による配線部分４の構成を示す平面図である。 図４Ｂは、第３の実施形態による外部電源電圧線ＶＤＤ４および外部接地電圧線ＶＳＳ４の構成を示す平面図である。 図５Ａは、第１の実施形態による配線部分５の構成を示す平面図である。 図５Ｂは、第１の実施形態による外部電源電圧線ＶＤＤ５および外部接地電圧線ＶＳＳ５の構成を示す平面図である。 図６Ａは、第５の実施形態による配線部分６の構成を示す平面図である。 図６Ｂは、第５の実施形態による外部電源電圧線ＶＤＤ６ａおよびＶＤＤ６ｂの構成を示す平面図である。 図６Ｃは、第５の実施形態による外部接地電圧線ＶＳＳ６ａおよびＶＳＳ６ｂの構成を示す平面図である。 図７Ａは、第６の実施形態による配線部分７の構成を示す平面図である。 図７Ｂは、第６の実施形態による外部電源電圧線ＶＤＤ７ａおよびＶＤＤ７ｂの構成を示す平面図である。 図７Ｃは、第６の実施形態による外部接地電圧線ＶＳＳ７ａおよびＶＳＳ７ｂの構成を示す平面図である。 図８Ａは、第７の実施形態による配線部分８の構成を示す平面図である。 図８Ｂは、第７の実施形態による外部電源電圧線ＶＤＤ８ａおよびＶＤＤ８ｂの構成を示す平面図である。 図８Ｃは、第７の実施形態による外部接地電圧線ＶＳＳ８ａおよびＶＳＳ８ｂの構成を示す平面図である。
添付図面を参照して、本発明による半導体装置を実施するための形態を以下に説明する。
（第１の実施形態）
図１Ａは、一般的なＳＲＡＭの全体的な構成を概略的に示す平面ブロック回路図である。図１Ａに示したＳＲＡＭの構成について説明する。このＳＲＡＭは、メモリマット回路ＭＭと、出力回路Ｏｕｔと、ワードドライバ回路ＷｄＤと、行デコーダＲＤと、制御回路Ｃｎｔと、列デコーダＣＤと、ワード線ＷＬと、ビット線対を構成する第１のビット線ＢＬおよび第２のビット線／ＢＬと、セル電源線ＡＲＶＤＤと、ローカル接地線ＡＲＶＳＳとを有している。ここで、ビット線対ＢＬおよび／ＢＬと、セル電源線ＡＲＶＤＤと、ローカル接地線ＡＲＶＳＳとは、それぞれ複数であることが望ましい。
メモリマット回路ＭＭは、メモリセルアレイＭＣＡと、第１の接地線スイッチ回路ＡＲＧＳｗ１と、第２の接地線スイッチ回路ＡＲＧＳｗ２とを有している。メモリセルアレイＭＣＡは、縦横配列で配置された複数のメモリセルＭＣを有している。
出力回路Ｏｕｔは、カラム選択スイッチ回路ＣＳＳと、セル電源電圧線制御回路ＡＲＶＣと、センスアンプ回路ＳＡと、ライトドライバ回路ＷｔＤとを有している。
図１Ａに示したＳＲＡＭの構成要素の接続関係について説明する。セル電源電圧線制御回路ＡＲＶＣと、メモリセルＭＣとは、セル電源線ＡＲＶＤＤを介して接続されている。ここで、図１Ａにおける横方向に配置された複数のメモリセルＭＣは、同一のセル電源線ＡＲＶＤＤに接続されていることが望ましい。また、図１Ａにおける縦方向に配置された複数のメモリセルＭＣは、同一のローカル接地線ＡＲＶＳＳを介して接地されていることが望ましい。
カラム選択スイッチ回路ＣＳＳと、メモリセルＭＣとは、ビット線対ＢＬおよび／ＢＬを介して接続されている。ここで、図１Ａにおける横方向に配置された複数のメモリセルＭＣが、同一の第１のビット線ＢＬを介して接続され、かつ、同一の第２のビット線／ＢＬを介しても接続されていることが望ましい。
ワードドライバ回路ＷｄＤと、メモリセルＭＣとは、ワード線ＷＬを介して接続されている。ここで、図１Ａにおける縦方向に配置された複数のメモリセルＭＣが、同一のワード線ＷＬに接続されていることが望ましい。
図１Ａに示したＳＲＡＭの動作について説明する。制御回路Ｃｎｔは、チップイネーブル信号ＣＥＮと、ライトイネーブル信号ＷＥＮと、アドレス信号Ａｄｄとを入力する。チップイネーブル信号ＣＥＮが非活性状態である場合には、制御回路Ｃｎｔがオフ状態になる。チップイネーブル信号ＣＥＮが活性状態である場合には、制御回路Ｃｎｔがオン状態になり、ＳＲＡＭのリード動作およびライト動作が行われる。
ライトイネーブル信号ＷＥＮがデータライトを指示している場合には、制御回路Ｃｎｔはライトドライバ回路ＷｔＤを活性化する。ライトドライバ回路ＷｔＤは、ライト動作時に活性化し、入力データ信号Ｄｉｎをカラム選択スイッチ回路ＣＳＳに転送する。ライトドライバ回路ＷｔＤは、ライト動作時以外の場合には非活性状態となる。
ライトイネーブル信号ＷＥＮがデータリードを指示している場合には、制御回路Ｃｎｔはセンスアンプ回路ＳＡを活性化する。センスアンプ回路ＳＡは、リード動作時に活性化し、カラム選択スイッチ回路ＣＳＳから転送される微弱な読み出しデータ信号を増幅して出力データ信号Ｄｏｕｔを生成する。センスアンプ回路ＳＡは、リード動作時以外の場合には非活性状態となる。
制御回路Ｃｎｔは、アドレス信号Ａｄｄに基づいて、行アドレスＲＡｄｄと、列アドレスＣＡｄｄとを生成する。
行デコーダＲＤは、行アドレスＲＡｄｄを入力してデコードし、そのデコード結果に基づいてワードドライバ回路ＷｄＤを制御する。ワードドライバ回路ＷｄＤは、複数の行にそれぞれ対応する複数のワードドライバを有している。行アドレスＲＡｄｄのデコード結果が示す行に対応するワードドライバが活性化し、対応するワード線ＷＬを駆動する。
列デコーダＣＤは、列アドレスＣＡｄｄを入力してデコードし、そのデコード結果に基づいてカラム選択スイッチ回路ＣＳＳと、セル電源電圧線制御回路ＡＲＶＣとを制御する。
カラム選択スイッチ回路ＣＳＳは、複数の列にそれぞれ対応する複数のビット線対ＢＬおよび／ＢＬのうち、列アドレスＣＡｄｄに対応するビット線対ＢＬおよび／ＢＬを選択する。選択されたビット線対ＢＬおよび／ＢＬは、リード動作時にはセンスアンプ回路ＳＡに接続され、ライト動作時にはライトドライバ回路ＷｔＤに接続される。なお、選択されたビット線対ＢＬおよび／ＢＬは、リード動作またはライト動作が実行される前に、図示しないビット線プリチャージ回路によって外部電源電圧Ｖｄｄのレベルまでチャージされる。
セル電源電圧線制御回路ＡＲＶＣは、列毎に設けられたセル電源線ＡＲＶＤＤの電圧レベルを列毎に制御する。ライト動作時において、セル電源電圧線制御回路ＡＲＶＣは、選択された列のセル電源線ＡＲＶＤＤの電圧を外部電源電圧Ｖｄｄレベルから下げ、その他の列のセル電源線ＡＲＶＤＤの電圧を外部電源電圧Ｖｄｄレベルに維持する。また、リード動作時およびスタンバイ時において、セル電源電圧線制御回路ＡＲＶＣは、全てのセル電源線ＡＲＶＤＤの電圧を外部電源電圧Ｖｄｄのレベルに維持する。
図１Ｂは、図１Ａに示したメモリセルアレイＭＣＡに含まれるメモリセルＭＣ［ｍ，ｎ］の詳細な構成を示す回路図である。ここで、配列番号ｍおよびｎは、図１Ａに示したメモリセルアレイＭＣＡにおける、列および行をそれぞれ示すものとする。なお、メモリセルアレイＭＣＡに含まれるメモリセルＭＣは、全て同じ構成であることが望ましい。
図１Ｂに示したメモリセルＭＣ［ｍ，ｎ］の構成要素について説明する。このメモリセルＭＣは、第１、第２のＰチャネル型トランジスタＰ１、Ｐ２と、第１〜第４のＮチャネル型トランジスタＮ１〜Ｎ４と、第１のストレージノードＳＮと、第２のストレージノード／ＳＮとを有している。
図１Ｂに示したメモリセルＭＣ［ｍ，ｎ］の構成要素の接続関係について説明する。セル電源線ＡＲＶＤＤは、第１のＰチャネル型トランジスタＰ１のドレインと、第２のＰチャネル型トランジスタＰ２のドレインとに共通接続されている。ローカル接地線ＡＲＶＳＳは、第１のＮチャネル型トランジスタＮ１のドレインと、第２のＮチャネル型トランジスタＮ２のドレインとに共通接続されている。第１のストレージノードＳＮは、第１のＰチャネル型トランジスタＰ１のソースと、第２のＰチャネル型トランジスタＰ２のゲートと、第１のＮチャネル型トランジスタＮ１のソースと、第２のＮチャネル型トランジスタＮ２のゲートと、第３のＮチャネル型トランジスタＮ３のドレインとに共通接続されている。第２のストレージノード／ＳＮは、第１のＰチャネル型トランジスタＰ１のゲートと、第２のＰチャネル型トランジスタＰ２のソースと、第１のＮチャネル型トランジスタＮ１のゲートと、第２のＮチャネル型トランジスタＮ２のソースと、第４のＮチャネル型トランジスタＮ４のソースとに共通接続されている。ｍ列目のワード線ＷＬ［ｍ］は、第３のＮチャネル型トランジスタＮ３のゲートと、第４のＮチャネル型トランジスタＮ４のゲートとに共通接続されている。ｎ行目の第１のビット線ＢＬ［ｎ］は、第３のＮチャネル型トランジスタＮ３のソースに接続されている。ｎ行目の第２のビット線／ＢＬ［ｎ］は、第４のＮチャネル型トランジスタＮ４のドレインに接続されている。
一般的なＳＲＡＭは、重ね合わされた複数の配線層に各種配線を配置し、また、これら複数の配線層の全てまたは一部を貫通して各種配線を接続するヴィアやコンタクトを配置することで形成される。ここでは、一例として、図１Ｂに示したメモリセルに係る配線は、最下層である第１の配線層に配置されているものとする。図１Ａおよび図１Ｂに示した第１のビット線ＢＬおよびＢＬ［ｎ］と、第２のビット線／ＢＬおよび／ＢＬ［ｎ］と、セル電源線ＡＲＶＤＤとは、第１の配線層の上に形成される第２の配線層に配置されているものとする。図１Ａおよび図１Ｂに示したワード線ＷＬと、ローカル接地線ＡＲＶＳＳとは、第２の配線層の上に形成される第３の配線層に配置されているものとする。
図１Ｃは、図１Ｂに示したメモリセルＭＣ［ｍ，ｎ］およびその周囲の領域について、半導体基板と、第１の配線層とを抜き出して示した平面図である。
図１Ｃに示された構成要素について説明する。まず、半導体基板上には、４つのＮチャネル型不純物領域ＮＷ１〜ＮＷ４と、４つのＰチャネル型不純物領域ＰＷ１Ａ、ＰＷ１Ｂ、ＰＷ２ＡおよびＰＷ２Ｂと、１２のゲート電極配線Ｇ１〜Ｇ１２とが形成されている。なお、半導体基板上の、上記以外の面積には、素子分離領域が形成されている。次に、第１の配線層には、１６本の第１層配線Ｍ１０１〜Ｍ１１６が形成されている。さらに、半導体基板と、第１の配線層との間には、１８つの第１層配線・不純物領域間コンタクトＶＮ１１〜ＶＮ１３、ＶＮ２１〜ＶＮ２３、ＶＮ３１〜ＶＮ３３、ＶＮ４１〜ＶＮ４３、ＶＰ１１〜ＶＰ１３およびＶＰ２１〜ＶＰ２３と、４つの第１層配線・ゲート電極配線間コンタクトＶＧ１〜ＶＧ４とが形成されている。
図１Ｃに示した構成要素の位置関係および接続関係について説明する。４つのＮチャネル型不純物領域ＮＷ１〜ＮＷ４は、それぞれ、図１Ｃの上下方向に長い形状に形成されている。２つのＰチャネル型不純物領域ＰＷ１ＡおよびＰＷ１Ｂは、図１Ｃの上下方向に並んで配置されている。２つのＰチャネル型不純物領域ＰＷ２ＡおよびＰＷ２Ｂは、図１Ｃの上下方向に並んで配置されている。４つのＰチャネル型不純物領域ＰＷ１Ａ、ＰＷ１Ｂ、ＰＷ２ＡおよびＰＷ２Ｂは、２つのＮチャネル型不純物領域ＮＷ２およびＮＷ３の間に形成されている。Ｎチャネル型不純物領域ＮＷ１と、Ｎチャネル型不純物領域ＮＷ２と、Ｐチャネル型不純物領域ＰＷ１ＡおよびＰＷ１Ｂと、Ｐチャネル型不純物領域ＰＷ２ＡおよびＰＷ２Ｂと、Ｎチャネル型不純物領域ＮＷ３と、Ｎチャネル型不純物領域ＮＷ４とは、図１Ｃの左から右に向かってこの順番に配置されている。Ｎチャネル型不純物領域ＮＷ１〜ＮＷ４と、Ｐチャネル型不純物領域ＰＷ１Ａ、ＰＷ１Ｂ、ＰＷ２ＡおよびＰＷ２Ｂとは、それぞれ、素子分離領域によって分離されている。
ゲート電極配線Ｇ０１〜Ｇ１２は、図１Ｃの左右方向に形成されていて、Ｎチャネル型不純物領域ＮＷ１〜ＮＷ４と、Ｐチャネル型不純物領域ＰＷ１Ａ、ＰＷ１Ｂ、ＰＷ２ＡおよびＰＷ２Ｂと、素子分離領域との上に配置されている。ゲート電極配線Ｇ０１は、Ｎチャネル型不純物領域ＮＷ１の上に形成されている。ゲート電極配線Ｇ０２は、Ｎチャネル型不純物領域ＮＷ２と、Ｐチャネル型不純物領域ＰＷ１ＡおよびＰＷ２Ａとの上に跨って形成されている。ゲート電極配線Ｇ０３は、Ｎチャネル型不純物領域ＮＷ３およびＮＷ４の上に跨って形成されている。図１Ｃの例では、ゲート電極配線Ｇ０１〜Ｇ０３は直線上に並んで配置されている。
ゲート電極配線Ｇ０４は、Ｎチャネル型不純物領域ＮＷ１の上に形成されている。ゲート電極配線Ｇ０５は、Ｎチャネル型不純物領域ＮＷ２と、Ｐチャネル型不純物領域ＰＷ１ＡおよびＰＷ２Ｂとの上に跨って形成されている。ゲート電極配線Ｇ０６は、Ｎチャネル型不純物領域ＮＷ３およびＮＷ４の上に跨って形成されている。図１Ｃの例では、ゲート電極配線Ｇ０４〜Ｇ０６は直線上に並んで配置されている。
ゲート電極配線Ｇ０７は、Ｎチャネル型不純物領域ＮＷ１およびＮＷ２の上に跨って形成されている。ゲート電極配線Ｇ０８は、Ｐチャネル型不純物領域ＰＷ１ＡおよびＰＷ２Ｂと、Ｎチャネル型不純物領域ＮＷ３との上に跨って形成されている。ゲート電極配線Ｇ０９は、Ｎチャネル型不純物領域ＮＷ４の上に形成されている。図１Ｃの例では、ゲート電極配線Ｇ０７〜Ｇ０９は直線上に並んで配置されている。
ゲート電極配線Ｇ１０は、Ｎチャネル型不純物領域ＮＷ１およびＮＷ２の上に跨って形成されている。ゲート電極配線Ｇ１１は、Ｐチャネル型不純物領域ＰＷ１ＢおよびＰＷ２Ｂと、Ｎチャネル型不純物領域ＮＷ３との上に跨って形成されている。ゲート電極配線Ｇ１２は、Ｎチャネル型不純物領域ＮＷ４の上に形成されている。図１Ｃの例では、ゲート電極配線Ｇ１０〜Ｇ１２は直線上に並んで配置されている。
第１層配線Ｍ１０１は、Ｎチャネル型不純物領域ＮＷ１およびＮＷ２の上に跨って配置されている。第１層配線Ｍ１０２は、Ｐチャネル型不純物領域ＰＷ１Ａの上に配置されている。第１層配線Ｍ１０３は、Ｎチャネル型不純物領域ＮＷ３の上に配置されている。第１層配線Ｍ１０４は、ゲート電極配線Ｇ０３の上に配置されている。第１層配線Ｍ１０５は、Ｎチャネル型不純物領域ＮＷ４の上に配置されている。
第１層配線Ｍ１０６は、Ｎチャネル型不純物領域ＮＷ１の上に配置されている。第１層配線Ｍ１０７は、ゲート電極配線Ｇ０７の上に配置されている。第１層配線Ｍ１０８は、Ｎチャネル型不純物領域ＮＷ２と、Ｐチャネル型不純物領域ＰＷ１Ａとの上に跨って配置されている。第１層配線Ｍ１０９は、Ｐチャネル型不純物領域ＰＷ２Ｂと、Ｎチャネル型不純物領域ＮＷ３との上に跨って配置されている。第１層配線Ｍ１１０は、ゲート電極配線Ｇ０６の上に配置されている。第１層配線Ｍ１１１は、Ｎチャネル型不純物領域ＮＷ４の上に配置されている。
第１層配線Ｍ１１２は、Ｎチャネル型不純物領域ＮＷ１の上に配置されている。第１層配線Ｍ１１３は、ゲート電極配線Ｇ０７の上に配置されている。第１層配線Ｍ１１４は、Ｎチャネル型不純物領域ＮＷ２の上に配置されている。第１層配線Ｍ１１５は、Ｐチャネル型不純物領域ＰＷ２Ｂの上に配置されている。第１層配線Ｍ１１６は、Ｎチャネル型不純物領域ＮＷ３およびＮＷ４の上に跨って配置されている。
第１層配線・不純物領域間コンタクトＶＮ１１は、第１層配線Ｍ１０１と、Ｎチャネル型不純物領域ＮＷ１とを接続している。第１層配線・不純物領域間コンタクトＶＮ１２は、第１層配線Ｍ１０６と、Ｎチャネル型不純物領域ＮＷ１とを接続している。第１層配線・不純物領域間コンタクトＶＮ１３は、第１層配線Ｍ１１２と、Ｎチャネル型不純物領域ＮＷ１とを接続している。第１層配線・不純物領域間コンタクトＶＮ２１は、第１層配線Ｍ１０１と、Ｎチャネル型不純物領域ＮＷ２とを接続している。第１層配線・不純物領域間コンタクトＶＮ２２は、第１層配線Ｍ１０８と、Ｎチャネル型不純物領域ＮＷ２とを接続している。第１層配線・不純物領域間コンタクトＶＮ２３は、第１層配線Ｍ１１４と、Ｎチャネル型不純物領域ＮＷ２とを接続している。第１層配線・不純物領域間コンタクトＶＮ３１は、第１層配線Ｍ１０３と、Ｎチャネル型不純物領域ＮＷ３とを接続している。第１層配線・不純物領域間コンタクトＶＮ３２は、第１層配線Ｍ１０９と、Ｎチャネル型不純物領域ＮＷ３とを接続している。第１層配線・不純物領域間コンタクトＶＮ３３は、第１層配線Ｍ１１６と、Ｎチャネル型不純物領域ＮＷ３とを接続している。第１層配線・不純物領域間コンタクトＶＮ４１は、第１層配線Ｍ１０５と、Ｎチャネル型不純物領域ＮＷ４とを接続している。第１層配線・不純物領域間コンタクトＶＮ４２は、第１層配線Ｍ１１１と、Ｎチャネル型不純物領域ＮＷ４とを接続している。第１層配線・不純物領域間コンタクトＶＮ４３は、第１層配線Ｍ１１６と、Ｎチャネル型不純物領域ＮＷ４とを接続している。
第１層配線・不純物領域間コンタクトＶＰ１１は、第１層配線Ｍ１０２と、Ｐチャネル型不純物領域ＰＷ１Ａとを接続している。第１層配線・不純物領域間コンタクトＶＰ１２は、第１層配線Ｍ１０８と、Ｐチャネル型不純物領域ＰＷ１Ａと、ゲート電極配線Ｇ０８とを接続している。第１層配線・不純物領域間コンタクトＶＰ１３は、Ｐチャネル型不純物領域ＰＷ１Ｂと、ゲート電極配線Ｇ１１とを接続している。第１層配線・不純物領域間コンタクトＶＰ２１は、Ｐチャネル型不純物領域ＰＷ２Ａと、ゲート電極配線Ｇ０２とを接続している。第１層配線・不純物領域間コンタクトＶＰ２２は、第１層配線Ｍ１０９と、Ｐチャネル型不純物領域ＰＷ２Ｂと、ゲート電極配線Ｇ０５とを接続している。第１層配線・不純物領域間コンタクトＶＰ２３は、第１層配線Ｍ１１５と、Ｐチャネル型不純物領域ＰＷ２Ｂとを接続している。
第１層配線・ゲート電極配線間コンタクトＶＧ１は、第１層配線Ｍ１０４と、ゲート電極配線Ｇ０３とを接続している。第１層配線・ゲート電極配線間コンタクトＶＧ２は、第１層配線Ｍ１１０と、ゲート電極配線Ｇ０６とを接続している。第１層配線・ゲート電極配線間コンタクトＶＧ３は、第１層配線Ｍ１０７と、ゲート電極配線Ｇ０７とを接続している。第１層配線・ゲート電極配線間コンタクトＶＧ４は、第１層配線Ｍ１１３と、ゲート電極配線Ｇ１０とを接続している。
図１Ｃに示した構成要素の動作について説明する。ゲート電極配線Ｇ０５の、Ｎチャネル型不純物領域ＮＷ２に重なった部分は、図１Ｂに示したＮチャネル型トランジスタＮ１のゲートとして振舞う。ゲート電極配線Ｇ０５の、Ｐチャネル型不純物領域ＰＷ１Ａに重なった部分は、図１Ｂに示したＰチャネル型トランジスタＰ１のゲートとして振舞う。ゲート電極配線Ｇ０６の、Ｎチャネル型不純物領域ＮＷ３に重なった部分は、図１Ｂに示したＮチャネル型トランジスタＮ４のゲートとして振舞う。ゲート電極配線Ｇ０７の、Ｎチャネル型不純物領域ＮＷ２に重なった部分は、図１Ｂに示したＮチャネル型トランジスタＮ３のゲートとして振舞う。ゲート電極配線Ｇ０８の、Ｐチャネル型不純物領域ＰＷ２Ｂに重なった部分は、図１Ｂに示したＰチャネル型トランジスタＰ２のゲートとして振舞う。ゲート電極配線Ｇ０７の、Ｎチャネル型不純物領域ＮＷ３に重なった部分は、図１Ｂに示したＮチャネル型トランジスタＮ２のゲートとして振舞う。第１層配線Ｍ１０８は、図１Ｂに示したストレージノードＳＮとして振舞う。第１層配線Ｍ１０９は、図１Ｂに示したストレージノード／ＳＮとして振舞う。
図１Ｄは、図１Ｃに示した領域について、第１の配線層と、第２の配線層とを抜き出して示した平面図である。なお、図１Ｄに示した境界線Ｘ１、Ｘ２、Ｙ１およびＹ２は、図１Ｃの場合と同じ範囲を示している。
図１Ｄに示した構成要素について説明する。第２の配線層には、第２層配線Ｍ２０１〜Ｍ２０５、Ｍ２２１〜Ｍ２２３およびＭ２３１〜Ｍ２３３が形成されている。第２層配線Ｍ２０３は、第１の突出部と、第２の突出部とを具備する。第１の配線層には、第１層配線Ｍ１０１〜Ｍ１１６が形成されている。第１の配線層と、第２の配線層との間には、第１層配線・第２層配線間コンタクトＶ１０１〜Ｖ１１０が形成されている。
なお、第１層配線Ｍ１０１〜Ｍ１１６については、図１Ｃの場合と同様なので、更なる詳細な説明を省略する。
図１Ｄに示した構成要素の位置関係および接続関係について説明する。第２層配線Ｍ２０１〜Ｍ２０５は、それぞれ、図１Ｄの上下方向に長い形状に形成されている。第２層配線Ｍ２０１〜Ｍ２０５は、この順番に、図１Ｄの左から右に向かって配置されている。第２層配線Ｍ２２１〜Ｍ２２３は、図１Ｄの上下方向に並んで配置されており、また、第２層配線Ｍ２０１およびＭ２０２の間に配置されている。第２層配線Ｍ２３１〜Ｍ２３３は、図１Ｄの上下方向に並んで配置されており、また、第２層配線Ｍ２０４およびＭ２０５の間に配置されている。
第２層配線Ｍ２０１は、第１層配線Ｍ１０１、Ｍ１０６およびＭ１１２の上に跨って配置されている。第２層配線Ｍ２０２は、第１層配線Ｍ１０１、Ｍ１０２、Ｍ１０８およびＭ１１４の上に跨って配置されている。第２層配線Ｍ２０３の第１の突出部は、第１層配線Ｍ１０２の上に配置されている。第２層配線Ｍ２０３の第２の突出部は、第１層配線Ｍ１１５の上に配置されている。第２層配線Ｍ２０４は、第１層配線Ｍ１０３、Ｍ１０９、Ｍ１１５およびＭ１１６の上に跨って配置されている。第２層配線２０５は、第１層配線Ｍ１０５、Ｍ１１１およびＭ１１６の上に跨って配置されている。
第２層配線Ｍ２２１は、第１層配線Ｍ１０１の上に配置されている。第２層配線Ｍ２２２は、第１層配線Ｍ１０７の上に配置されている。第２層配線Ｍ２２３は、第１層配線Ｍ１１３の上に配置されている。第２層配線Ｍ２３１は、第１層配線Ｍ１０４の上に配置されている。第２層配線Ｍ２３２は、第１層配線Ｍ１１０の上に配置されている。第２層配線Ｍ２３３は、第１層配線Ｍ１１６の上に配置されている。
第１層配線・第２層配線間コンタクトＶ１０１は、第１層配線Ｍ１０１と、第２層配線Ｍ２２１とを接続している。第１層配線・第２層配線間コンタクトＶ１０２は、第１層配線Ｍ１０２と、第２層配線Ｍ２０３の第１の突出部とを接続している。第１層配線・第２層配線間コンタクトＶ１０３は、第１層配線Ｍ１０３と、第２層配線Ｍ２０４とを接続している。第１層配線・第２層配線間コンタクトＶ１０４は、第１層配線Ｍ１０５と、第２層配線Ｍ２０５とを接続している。第１層配線・第２層配線間コンタクトＶ１０５は、第１層配線Ｍ１０７と、第２層配線Ｍ２２２とを接続している。第１層配線・第２層配線間コンタクトＶ１０６は、第１層配線Ｍ１１０と、第２層配線Ｍ２２３とを接続している。第１層配線・第２層配線間コンタクトＶ１０７は、第１層配線Ｍ１１２と、第２層配線Ｍ２０１とを接続している。第１層配線・第２層配線間コンタクトＶ１０８は、第１層配線Ｍ１１４と、第２層配線Ｍ２０２とを接続している。第１層配線・第２層配線間コンタクトＶ１０９は、第１層配線Ｍ１１５と、第２層配線Ｍ２０３の第２の突出部とを接続している。第１層配線・第２層配線間コンタクトＶ１１０は、第１層配線Ｍ１１６と、第２層配線Ｍ２３３とを接続している。
図１Ｄに示した構成要素の動作について説明する。
第２層配線Ｍ２０２およびＭ２０４は、図１Ｂに示したビット線対ＢＬ［ｎ］および／ＢＬ［ｎ］としてそれぞれ振舞う。第２層配線Ｍ２０３は、図１Ｂに示したセル電源線ＡＲＶＤＤとして振舞う。
なお、第１層配線Ｍ１０１〜Ｍ１１６については、図１Ｃの場合と同様なので、更なる詳細な説明を省略する。
図１Ｅは、図１Ｃに示した領域について、第２の配線層と、第３の配線層とを抜き出して示した平面図である。なお、図１Ｅに示した境界線Ｘ１、Ｘ２、Ｙ１およびＹ２は、図１Ｃおよび図１Ｄの場合と同じ範囲を示している。
図１Ｅに示した構成要素について説明する。第３の配線層には、第３層配線Ｍ３１〜Ｍ３３が形成されている。第２の配線層には、第２層配線Ｍ２０１〜Ｍ２０５、Ｍ２２１〜Ｍ２２３およびＭ２３１〜Ｍ２３３が形成されている。第２の配線層と、第３の配線層との間には、第２層配線・第３層配線間コンタクトＶ２１〜Ｖ２４が形成されている。
なお、第２層配線Ｍ２０１〜Ｍ２０５、Ｍ２２１〜Ｍ２２３およびＭ２３１〜Ｍ２３３については、図１Ｄの場合と同様なので、さらなる詳細な説明を省略する。
図１Ｅに示した構成要素の位置関係および接続関係について説明する。第３層配線Ｍ３１〜Ｍ３３は、それぞれ、図１Ｅの左右方向に長い形状に形成されている。第３層配線Ｍ３１〜Ｍ３３は、この順番に、図１Ｅの上から下に向かって配置されている。第３層配線Ｍ３１は、第２層配線Ｍ２０１〜Ｍ２０５、Ｍ２２１、Ｍ２３１およびＭ２３２の上に跨って配置されている。第３層配線Ｍ３２は、第２層配線Ｍ２０１〜Ｍ２０５、Ｍ２２２およびＭ２３１の上に跨って配置されている。第３層配線Ｍ３１は、第２層配線Ｍ２０１〜Ｍ２０５、Ｍ２２２、Ｍ２２３およびＭ２３３の上に跨って配置されている。

第２層配線・第３層配線間コンタクトＶ２１は、第２層配線Ｍ２２１と、第３層配線Ｍ３１とを接続している。第２層配線・第３層配線間コンタクトＶ２２は、第２層配線Ｍ２２２と、第３層配線Ｍ３２とを接続している。第２層配線・第３層配線間コンタクトＶ２３は、第２層配線Ｍ２３２と、第３層配線Ｍ３２とを接続している。第２層配線・第３層配線間コンタクトＶ２４は、第２層配線Ｍ２３３と、第３層配線Ｍ３３とを接続している。
なお、第２層配線Ｍ２０１〜Ｍ２０５、Ｍ２２１〜Ｍ２２３およびＭ２３１〜Ｍ２３３については、図１Ｄの場合と同様なので、さらなる詳細な説明を省略する。
図１Ｅに示した構成要素の動作について説明する。第３層配線Ｍ３１およびＭ３３は、図１Ｂに示したローカル接地線ＡＲＶＳＳとして振舞う。第３層配線Ｍ３２は、図１Ｂに示したワード線ＷＬ［ｍ］として振舞う。
なお、第２層配線Ｍ２０１〜Ｍ２０５、Ｍ２２１〜Ｍ２２３およびＭ２３１〜Ｍ２３３については、図１Ｄの場合と同様なので、さらなる詳細な説明を省略する。
図１Ｆは、図１Ｅに示した第２の配線層および第３の配線層について、より広い範囲を示す平面図である。ここで、境界線Ｘ１、Ｘ２、Ｙ１およびＹ２は、図１Ｃ〜図１Ｅの場合と同じ範囲を示している。すなわち、図１Ｅでは図１Ｂに示したメモリセルＭＣ［ｍ，ｎ］およびその周辺に対応する範囲を示したが、図１ＦではメモリセルＭＣ［ｍ，ｎ］〜ＭＣ［ｍ＋２，ｎ＋２］およびその周辺に対応する範囲を示している。
より具体的には、境界線Ｘ２、Ｘ３、Ｙ１およびＹ２で四方を囲まれた範囲がメモリセルＭＣ［ｍ，ｎ＋１］に対応し、境界線Ｘ１、Ｘ２、Ｙ２およびＹ３で四方を囲まれた範囲がメモリセルＭＣ［ｍ＋１，ｎ］に対応し、境界線Ｘ３、Ｘ４、Ｙ３およびＹ４で四方を囲まれた範囲がメモリセルＭＣ［ｍ＋２，ｎ＋２］に対応する。
図１Ｆに示した構成要素について説明する。第３の配線層には、第３層配線Ｍ３１〜Ｍ３７が形成されている。第２の配線層には、第２層配線Ｍ２０１〜Ｍ２１１、Ｍ２２１〜Ｍ２２６、Ｍ２３１〜Ｍ２３６、Ｍ２４１〜Ｍ２４６およびＭ２５１〜Ｍ２５６が形成されている。
図１Ｆに示した構成要素の位置関係および接続関係について説明する。図１Ｆに示した構成要素は、縦横に周期的に配置されており、その周期はメモリセルＭＣ２つ分である。言い換えれば、図１Ｆに示した構成要素は、境界線Ｘ１〜Ｘ４およびＹ１〜Ｙ２のいずれに対しても、メモリセルアレイの範囲内で、線対称に配置されている。
すなわち、第３層配線Ｍ３４およびＭ３６の位置関係および接続関係は、第３層配線Ｍ３２の場合と同様である。第３層配線Ｍ３５の位置関係および接続関係は、第３層配線Ｍ３１の場合と同様である。第３層配線Ｍ３７の位置関係および接続関係は、第３層配線Ｍ３３の場合と同様である。
また、第２層配線Ｍ２０６およびＭ２０９の位置関係および接続関係は、第２層配線Ｍ２０３の場合と同様である。第２層配線Ｍ２０７およびＭ２０８の位置関係および接続関係は、第２層配線Ｍ２０１およびＭ２０２の場合とそれぞれ同様である。第２層配線Ｍ２１０およびＭ２１１の位置関係および接続関係は、第２層配線Ｍ２０４およびＭ２０５の場合とそれぞれ同様である。第２層配線Ｍ２２４〜Ｍ２２６、Ｍ２４１〜Ｍ２４３およびＭ２４４〜Ｍ２４６の位置関係および接続関係は、第２層配線Ｍ２２１〜Ｍ２２３の場合とそれぞれ同様である。第２層配線Ｍ２３４〜Ｍ２３６、Ｍ２４１〜Ｍ２４３およびＭ２４４〜Ｍ２４６の位置関係および接続関係は、第２層配線Ｍ２３１〜Ｍ２３３の場合とそれぞれ同様である。
この周期性および対象性は、図１Ｆでは省略されている半導体基板上の不純物領域についても当てはまる。すなわち、Ｐチャネル型不純物領域は、境界線ＸＷ１およびＸＷ２の間と、境界線ＸＷ３およびＸＷ４の間と、境界線ＸＷ５およびＸＷ６の間と、境界線ＸＷ７およびＸＷ８の間とに形成されている。また、Ｎチャネル型不純物領域は、境界線ＸＷ２およびＸＷ３の間と、境界線ＸＷ４およびＸＷ５の間と、境界線ＸＷ６およびＸＷ７の間とに形成されている。
図１Ｆに示した構成要素の動作について説明する。上記の周期性および対象性はここでも当てはまる。すなわち、第２層配線Ｍ２０１は、ビット線／ＢＬ［ｎ−１］として振舞う。第２層配線Ｍ２０２は、ビット線ＢＬ［ｎ］として振舞う。第２層配線Ｍ２０３は、セル電源線ＡＲＶＤＤとして振舞う。第２層配線Ｍ２０４は、ビット線／ＢＬ［ｎ］として振舞う。第２層配線Ｍ２０５は、ビット線ＢＬ［ｎ＋１］として振舞う。第２層配線Ｍ２０６は、セル電源線ＡＲＶＤＤとして振舞う。第２層配線Ｍ２０７は、ビット線／ＢＬ［ｎ＋１］として振舞う。第２層配線Ｍ２０８は、ビット線ＢＬ［ｎ＋２］として振舞う。第２層配線Ｍ２０９は、セル電源線ＡＲＶＤＤとして振舞う。第２層配線Ｍ２１０は、ビット線／ＢＬ［ｎ＋２］として振舞う。第２層配線Ｍ２１１は、ビット線ＢＬ［ｎ＋３］として振舞う。
また、第３層配線Ｍ３１は、ローカル接地線ＡＲＶＳＳとして振舞う。第３層配線Ｍ３２は、ワード線ＷＬ［ｎ］として振舞う。第３層配線Ｍ３３は、ローカル接地線ＡＲＶＳＳとして振舞う。第３層配線Ｍ３４は、ワード線ＷＬ［ｎ＋１］として振舞う。第３層配線Ｍ３５は、ローカル接地線ＡＲＶＳＳとして振舞う。第３層配線Ｍ３６は、ワード線ＷＬ［ｎ＋２］として振舞う。第３層配線Ｍ３７は、ローカル接地線ＡＲＶＳＳとして振舞う。
図１Ｇは、従来技術によるＳＲＡＭのうち、第３の配線層と、第４の配線層とに形成された各種配線の位置関係を示す平面図である。図１Ｇに示したこれらの配線には、外部電源電圧線ＶＤＤ４１〜ＶＤＤ４５およびＶＤＤ５１〜ＶＤＤ５４と、外部接地電圧線ＶＳＳ４１〜ＶＤＤ４５およびＶＳＳ５１〜ＶＳＳ５４と、ローカル接地線ＡＲＶＳＳ４１〜ＡＲＶＳＳ４４と、これらの配線を接続するヴィアＶとが含まれる。なお、図１Ｇに示したこれらの配線の本数やヴィアＶの個数は、あくまでも一例に過ぎず、またはその一部だけが示されているのであって、本発明の半導体装置を限定するものではない。
図１Ｇに示した各種配線のうち、外部電源電圧線ＶＤＤ４１〜ＶＤＤ４５と、外部接地電圧線ＶＳＳ４１〜ＶＤＤ４５と、ローカル接地線ＡＲＶＳＳ４１〜ＡＲＶＳＳ４４とは、第３の配線層に、図１Ｇにおける横方向に平行に配置されている。図１Ｇに示した各種配線のうち、外部電源電圧線ＶＤＤ５１〜ＶＤＤ５４と、外部接地電圧線ＶＳＳ５１〜ＶＳＳ５４とは、第４の配線層に、図１Ｇにおける縦方向に平行に配置されている。図１Ｇに示した各種配線のうち、ヴィアＶは、少なくとも第３の配線層と、第４の配線層との間にまたがって形成されているが、さらにその他の配線層にまたがっていても構わない。
なお、図１Ｇに示した外部電源電圧線ＶＤＤ４１〜ＶＤＤ４４と、外部接地電圧線ＶＳＳ４１〜ＶＳＳ４４とは、図１Ａに示したメモリマット回路ＭＭと、出力回路Ｏｕｔとにまたがって配置されている。図１Ｇに示した外部電源電圧線ＶＤＤ４５と、外部接地電圧線ＶＳＳ４５とは、図１Ａに示したワードドライバ回路ＷｄＤと、制御回路Ｃｎｔとにまたがって配置されている。図１Ｇに示した外部電源電圧線ＶＤＤ５１、５２と、外部接地電圧線ＶＳＳ５１、５２とは、図１Ａに示した出力回路Ｏｕｔと、制御回路Ｃｎｔとにまたがって配置されている。図１Ｇに示した外部電源電圧線ＶＤＤ５３、５４と、外部接地電圧線ＶＳＳ５３、５４とは、図１Ａに示したメモリマット回路ＭＭと、ワードドライバ回路ＷｄＤとにまたがって配置されている。図１Ｇに示したローカル接地線ＡＲＶＳＳ４１〜ＡＲＶＳＳ４４は、メモリマット回路ＭＭに配置されており、かつ、同じ番号を有する外部電源電圧線ＶＤＤ４１〜ＶＤＤ４５と、外部接地電圧線ＶＳＳ４１〜ＶＳＳ４５との間に配置されている。すなわち、例えば、ローカル接地線ＡＲＶＳＳ４２は、外部電源電圧線ＶＤＤ４２と、外部接地電圧線ＶＳＳ４２との間に配置されている。
図１Ｇに示したヴィアＶは、外部電源電圧線ＶＤＤ４１〜ＶＤＤ４５と、外部電源電圧線ＶＤＤ５１〜ＶＤＤ５４との交点と、外部接地電圧線ＶＳＳ４１〜ＶＳＳ４５と、外部接地電圧線ＶＳＳ５１〜ＶＳＳ５４との交点とに配置されている。図１Ｇに示した例では、外部電源電圧線ＶＤＤ４１〜ＶＤＤ４５およびＶＤＤ５１〜５４と、外部接地電圧線ＶＳＳ４１〜ＶＳＳ４５およびＶＳＳ５１〜ＶＳＳ５４は、全て同じ幅を有している。したがって、上記交点のそれぞれにおける形状は、正方形またはそれに近い長方形になる。ここで、図１Ｇに示した例では、ヴィアＶの形状は横方向に長い長方形となっており、上記各交点には長方形のヴィアＶが２つずつ配置されている。
図１Ｇに示したＳＲＡＭの各種配線の接続関係について説明する。外部電源電圧線ＶＤＤ４１〜ＶＤＤ４５は、ヴィアＶを介して、外部電源電圧線ＶＤＤ５１〜ＶＤＤ５４に、各々接続されている。外部接地電圧線ＶＳＳ４１〜ＶＳＳ４５は、ヴィアＶを介して、外部接地電圧線ＶＳＳ５１〜ＶＳＳ５４に、各々接続されている。
図１Ｇに破線で囲って示した配線部分１ａに注目する。この配線部分１ａは、外部電源電圧線ＶＤＤ４２と、ローカル接地線ＡＲＶＳＳ４２と、外部接地電圧線ＶＳＳ４２と、外部電源電圧線ＶＤＤ５１〜ＶＤＤ５４の一部と、外部接地電圧線ＶＳＳ５１〜ＶＤＤ５４の一部と、これらの配線を接続するヴィアＶとを含んでいる。
図１Ｇに示した配線部分１ａにおいて、外部電源電圧線ＶＤＤ４２と、外部接地電圧線ＶＳＳ４２との間の領域のうち、ローカル接地線ＡＲＶＳＳ４２の延長線上の領域、すなわち、出力回路Ｏｕｔに含まれる領域には、第４の配線層において空き領域ＶＳ２が残っている。この空き領域は、その他のローカル接地線ＡＲＶＳＳ４１、ＡＲＶＳＳ４３およびＡＲＶＳＳ４４のそれぞれにおける延長線上にも、配線部分１ａの場合と同様に存在している。以降、このような空き領域を有効利用する実施例として、配線部分１ａについて説明するが、これらの実施例は全ての空き領域に適用可能であるものとする。
図１Ｈは、一般的なＳＲＡＭにおけるメモリセルアレイのローカル接地線に係る配線の構成を概略的に示すブロック回路図である。図１Ｈに示した構成要素について説明する。図１Ｈに示したブロック回路図は、メモリセルアレイＭＣＡと、出力回路Ｏｕｔと、第１および第２の接地線スイッチ回路ＡＲＧＳｗ１およびＡＲＧＳｗ２とを含んでいる。ここで、第１および第２の接地線スイッチ回路ＡＲＧＳｗ１およびＡＲＧＳｗ２のそれぞれは、スタンバイ信号線ＳＴＢと、外部接地電圧線ＶＳＳと、ローカル接地線ＡＲＶＳＳと、複数のＮチャネル型トランジスタＮＳ１およびＮＳ２とを含んでいる。メモリセルアレイＭＣＡは、第３の配線層に形成された複数のワード線ＷＬと、第３の配線層に形成された複数のローカル接地線ＡＲＶＳＳと、第４の配線層に形成された複数のローカル接地線ＡＲＶＳＳとを含んでいる。
図１Ｈに示した構成要素の位置関係および接続関係について説明する。第１の接地線スイッチ回路ＡＲＧＳｗ１と、メモリセルアレイＭＣＡと、第２の接地線スイッチ回路ＡＲＧＳｗ２と、出力回路Ｏｕｔとは、この順番に、図１Ｈの右から左に向かって配置されている。特に、メモリセルアレイＭＣＡは、第１および第２の接地線スイッチ回路ＡＲＧＳｗ１およびＡＲＧＳｗ２の間に配置されている。
第１および第２の接地線スイッチ回路ＡＲＧＳｗ１およびＡＲＧＳｗ２に含まれる複数のＮチャネル型トランジスタＮＳ１のそれぞれにおいて、ゲートはスタンバイ信号線ＳＴＢに接続されている。同じく、ソースまたはドレインの一方は外部接地電圧線ＶＳＳに接続されており、他方はローカル接地線ＡＲＶＳＳに接続されている。
第１および第２の接地線スイッチ回路ＡＲＧＳｗ１およびＡＲＧＳｗ２に含まれる複数のＮチャネル型トランジスタＮＳ２のそれぞれにおいて、ソースまたはドレインの一方は外部接地電圧線ＶＳＳに接続されており、他方と、ゲートとはローカル接地線ＡＲＶＳＳに共通接続されている。
メモリセルアレイＭＣＡの第４配線層に形成された複数のローカル接地線ＡＲＶＳＳは、平行に配置されている。これら第４配線層のローカル接地線ＡＲＶＳＳ同士の間隔をＤと置く。間隔Ｄは、Ｎ個のメモリセルＭＣに相当する。ここで、Ｎは２以上の整数であって、この例では１６であるものとする。言い換えれば、１６個のメモリセルＭＣごとに１本のローカル接地線ＡＲＶＳＳが配置されている。
メモリセルアレイＭＣＡの第３配線層に形成された複数のローカル接地線ＡＲＶＳＳと、同じく第３配線層に形成された複数のワード線ＷＬとは、平行に、交互に、かつ、同じく第４配線層に形成された複数のローカル接地線ＡＲＶＳＳとは直交して、配置されている。
メモリセルアレイＭＣＡの第４配線層に形成された複数のローカル接地線ＡＲＶＳＳは、それぞれの一方の端部が第１の接地線スイッチ回路ＡＲＧＳｗ１に含まれるローカル接地線ＡＲＶＳＳに接続されており、それぞれの他方の端部が第２の接地線スイッチ回路ＡＲＧＳｗ２に含まれるローカル接地線ＡＲＶＳＳに接続されている。また、メモリセルアレイＭＣＡの第４配線層に形成された複数のローカル接地線ＡＲＶＳＳは、同じく第３配線層に形成された複数のローカル接地線ＡＲＶＳＳに、図示しない複数の第３配線層・第４配線層間コンタクトを介して、各々接続されている。
図１Ｈに示した構成要素の動作について説明する。第１および第２の接地線スイッチ回路ＡＲＧＳｗ１およびＡＲＧＳｗ２において、Ｎチャネル型トランジスタＮＳ１のゲートには、共通のスタンバイ信号が供給される。ＳＲＡＭにスタンバイを指示する場合には、スタンバイ信号をハイレベルに設定することで、Ｎチャネル型トランジスタＮＳ１がオフ状態になる。このとき、ダイオード接続されているＮチャネル型トランジスタＮＳ２によって、ローカル接地線ＡＲＶＳＳの電圧は、外部接地電圧Ｖｓｓよりも閾値電圧Ｖｔｈだけ高く保持される。なお、ここで、外部接地電圧Ｖｓｓは０Ｖに等しい。その結果、メモリセルアレイには、保持されたデータが消失しない程度の電圧が提供されるものとする。
反対に、スタンバイ信号ローレベルに設定することで、Ｎチャネル型トランジスタＮＳ１はオン状態になり、ローカル接地線ＡＲＶＳＳの電圧は外部接地電圧Ｖｓｓ、すなわち０Ｖ、と同程度になる。なお、外部接地電圧線ＶＳＳには、ＳＲＡＭの外部から接地電圧が供給されているものとする。また、スタンバイ信号は、ＳＲＡＭの外部から供給される任意のモード信号に基づいてＳＲＡＭ回路内部で生成されるものとする。
図１Ｉは、一般的なＳＲＡＭにおけるメモリセルアレイの外部電源電圧線ＶＤＤおよび外部接地電圧線ＶＳＳに係る配線の構成を概略的に示すブロック回路図である。図１Ｉに示した構成要素について説明する。図１Ｉに示したブロック回路図は、メモリセルアレイＭＣＡと、出力回路Ｏｕｔと、第１および第２の接地線スイッチ回路ＡＲＧＳｗ１およびＡＲＧＳｗ２と、複数の外部電源電圧線ＶＤＤと、複数の外部接地電圧線ＶＳＳと、複数のローカル接地線ＡＲＶＳＳと、複数の信号線ＳＧＮとを含んでいる。メモリセルアレイＭＣＡは、複数のメモリセルアレイサブグループＭＣＡＳＧと、複数のウェル給電用電圧線ＶＤＤＷと、複数のウェル接地用電圧線ＶＳＳＷとを含んでいる。
図１Ｉに示した構成要素の位置関係および接続関係について説明する。第１の接地線スイッチ回路ＡＲＧＳｗ１と、メモリセルアレイＭＣＡと、第２の接地線スイッチ回路ＡＲＧＳｗ２と、出力回路Ｏｕｔとは、この順番に、図１Ｉの右から左に向かって配置されている。
メモリセルアレイＭＣＡにおいて、複数のウェル給電用電圧線ＶＤＤＷと、複数のウェル接地用電圧線ＶＳＳＷとは、それぞれ、図１Ｉの上下方向に形成されて、かつ、１本ずつ対を成して、平行に、図１Ｉの左右方向に並んで配置されている。これらの対の間には、メモリセルアレイサブグループＭＣＡＳＧが１つずつ配置されている。言い換えれば、１本のウェル給電用電圧線ＶＤＤＷと、１本のウェル接地用電圧線ＶＳＳＷと、１つのメモリセルアレイサブグループＭＣＡＳＧとが、図１Ｉの左右方向に、周期的に配置されている。
なお、１つのメモリセルアレイサブグループＭＣＡＳＧは、図１Ｉの左右方向にＭ個のメモリセルＭＣが並んで配置されている。ここで、Ｍは２以上の整数であって、この例では６４であるものとする。この場合、言い換えれば、６４個のメモリセルＭＣごとに、ウェル給電用電圧線ＶＤＤＷと、ウェル接地用電圧線ＶＳＳＷとが配置されている。
複数の外部電源電圧線ＶＤＤと、複数の外部接地電圧線ＶＳＳと、複数のローカル接地線ＡＲＶＳＳと、複数の信号線ＳＧＮとは、図１Ｉの左右方向に、すなわち、ウェル給電用電圧線ＶＤＤＷおよびウェル接地用電圧線ＶＳＳＷと直交する方向に、形成されており、かつ、図１Ｉの上下方向に平行に配置されている。
ローカル接地線ＡＲＶＳＳは、第１の接地線スイッチ回路ＡＲＧＳｗ１から第２の接地線スイッチ回路ＡＲＧＳｗ２まで、メモリセルアレイＭＣＡを跨って伸びている。外部電源電圧線ＶＤＤと、外部接地電圧線ＶＳＳとは、第１の接地線スイッチ回路ＡＲＧＳｗ１から出力回路Ｏｕｔまで、メモリセルアレイＭＣＡと、第２の接地線スイッチ回路ＡＲＧＳｗ２とを跨いで伸びている。信号線ＳＧＮは、第１の接地線スイッチ回路ＡＲＧＳｗ１と、メモリセルアレイＭＣＡと、第２の接地線スイッチ回路ＡＲＧＳｗ２と、出力回路Ｏｕｔとを跨いで伸びている。
複数の外部電源電圧線ＶＤＤは、複数のウェル給電用電圧線ＶＤＤＷに、図示しない複数のコンタクトを介して各々接続されている。同様に、複数の外部接地電圧線ＶＳＳは、複数のウェル接地用電圧線ＶＳＳＷに、図示しない複数のコンタクトを介して各々接続されている。
図１Ｉに示した構成要素の動作について説明する。ウェル給電用電圧線ＶＤＤＷは、第３の配線層に形成されているが、下層の配線やコンタクトなどを介して、半導体基板上のＮチャネル型不純物領域に外部電源電圧Ｖｄｄを供給する。同様に、ウェル接地用電圧線ＶＳＳＷは、第３の配線層に形成されているが、下層の配線やコンタクトなどを介して、半導体基板上のＰチャネル型不純物領域に外部接地電圧Ｖｓｓを供給する。
図１Ｊは、一般的なＳＲＡＭにおける不純物領域と、不純物領域への給電に係る配線との構成を概略的に示すブロック回路図である。図１Ｊに示した構成要素について説明する。図１Ｊに示したブロック回路図は、第１の接地線スイッチ回路ＡＲＧＳｗ１と、複数のメモリセルアレイサブグループＭＣＡＳＧと、複数のウェル給電用電圧線ＶＤＤＷと、複数のウェル接地用電圧線ＶＳＳＷと、複数のＰチャネル型不純物領域ＰＷと、複数のＮチャネル型不純物領域ＮＷと、第２の接地線スイッチ回路ＡＲＧＳｗ２と、出力回路Ｏｕｔとを含んでいる。
図１Ｊに示した構成要素の位置関係および接続関係について説明する。まず、第１の接地線スイッチ回路ＡＲＧＳｗ１と、複数のメモリセルアレイサブグループＭＣＡＳＧと、複数のウェル給電用電圧線ＶＤＤＷと、複数のウェル接地用電圧線ＶＳＳＷと、第２の接地線スイッチ回路ＡＲＧＳｗ２と、出力回路Ｏｕｔとの位置関係は、図１Ｉの場合と同様であるのでさらなる詳細な説明を省略する。
次に、複数のＰチャネル型不純物領域ＰＷと、複数のＮチャネル型不純物領域ＮＷとは、半導体基板上の、メモリセルアレイＭＣＡに対応する領域に形成されており、すなわち、その上に複数のウェル給電用電圧線ＶＤＤＷと、複数のウェル接地用電圧線ＶＳＳＷとが重なって配置されている。
複数のＰチャネル型不純物領域ＰＷと、複数のＮチャネル型不純物領域ＮＷとは、それぞれ、図１Ｊの左右方向に長い形状に形成されており、かつ、図１Ｊの上下方向に交互に配置されている。したがって、それぞれのＰチャネル型不純物領域ＰＷは、全てのウェル接地用電圧線ＶＳＳＷに直交している。同様に、それぞれのＮチャネル型不純物領域ＮＷは、すべてのウェル給電用電圧線ＶＤＤＷに直交している。
複数のＰチャネル型不純物領域ＰＷと、複数のウェル接地用電圧線ＶＳＳＷとは、図示しない配線やコンタクトなどを介して、各々接続されている。同様に、複数のＮチャネル型不純物領域ＮＷと、複数のウェル給電用電圧線ＶＤＤＷとは、図示しない配線やコンタクトなどを介して、各々接続されている。図１Ｊには、これらの接続関係を接続点として概略的に示すに留める。
図２Ａは、第１の実施形態による配線部分２の構成を示す平面図である。図２Ａに示した配線部分２の構成要素について説明する。図２Ａに示した配線部分２は、外部電源電圧線ＶＤＤ２およびＶＤＤ５１〜ＶＤＤ５４と、外部接地電圧線ＶＳＳ２およびＶＳＳ５１〜ＶＳＳ５４と、ローカル接地線ＡＲＶＳＳ２と、ヴィアＶとを有している。
ここで、図２Ａに示した外部電源電圧線ＶＤＤ５１〜ＶＤＤ５４と、外部接地電圧線ＶＳＳ５１〜ＶＳＳ５４とは、図１Ｇに示した外部電源電圧線ＶＤＤ５１〜ＶＤＤ５４と、外部接地電圧線ＶＳＳ５１〜ＶＳＳ５４とに、それぞれ一致するものとする。また、図２Ａに示した外部電源電圧線ＶＤＤ２と、外部接地電圧線ＶＳＳ２と、ローカル接地線ＡＲＶＳＳ２とは、図１Ｇに示した外部電源電圧線ＶＤＤ４２と、外部接地電圧線ＶＳＳ４２と、ローカル接地線ＡＲＶＳＳ４２とに、それぞれ対応するものとする。このように、図２Ａに示した配線部分２は、図１Ｇに示したＳＲＡＭにおける配線部分１ａに置き換えて使用するものとする。
図２Ｂは、第１の実施形態による外部電源電圧線ＶＤＤ２および外部接地電圧線ＶＳＳ２の構成を示す平面図である。図２Ａおよび図２Ｂに示した外部電源電圧線ＶＤＤ２は、図１Ｇに示した外部電源電圧線ＶＤＤ４２に、２つの突出部２Ｄ１および２Ｄ２を一体化して追加したものに等しい。
ここで、第１の突出部２Ｄ１は、外部電源電圧線ＶＤＤ２と、外部電源電圧線ＶＤＤ５１との交差部分に、この交差部分の面積が増えるように配置されている。この交差部分には、増えた面積に応じて、図１Ｇに示した場合よりも多くのヴィアＶが形成されており、外部電源電圧線ＶＤＤ２と、外部電源電圧線ＶＤＤ５１とを接続している。これらのヴィアＶは、便宜上、第１の突出部２Ｄ１に接続されたヴィア群と、その他の交差部分に接続された他のヴィア群とに分けて考えることも出来るが、両方の領域にまたがったヴィアＶをさらに形成しても構わない。
同様に、第２の突出部２Ｄ２は、外部電源電圧線ＶＤＤ２と、外部電源電圧線ＶＤＤ５２との交差部分に、この交差部分の面積が増えるように配置されている。この交差部分には、増えた面積に応じて、図１Ｇに示した場合よりも多くのヴィアＶが形成されており、外部電源電圧線ＶＤＤ２と、外部電源電圧線ＶＤＤ５２とを接続している。これらのヴィアＶは、便宜上、第２の突出部２Ｄ２に接続されたヴィア群と、その他の交差部分に接続された他のヴィア群とに分けて考えることも出来るが、両方の領域にまたがったヴィアＶをさらに形成しても構わない。
また、図２Ａおよび図２Ｂに示した外部接地電圧線ＶＳＳ２は、図１Ｇに示した外部接地電圧線ＶＳＳ４２に、２つの突出部２Ｓ１および２Ｓ２を一体化して追加したものに等しい。
ここで、第１の突出部２Ｓ１は、外部接地電圧線ＶＳＳ２と、外部接地電圧線ＶＳＳ５１との交差部分に、この交差部分の面積が増えるように配置されている。この交差部分には、増えた面積に応じて、図１Ｇに示した場合よりも多くのヴィアＶが形成されており、外部接地電圧線ＶＳＳ２と、外部接地電圧線ＶＳＳ５１とを接続している。これらのヴィアＶは、便宜上、第１の突出部２Ｓ１に接続されたヴィア群と、その他の交差部分に接続された他のヴィア群とに分けて考えることも出来るが、両方の領域にまたがったヴィアＶをさらに形成しても構わない。
同様に、第２の突出部２Ｓ２は、外部接地電圧線ＶＳＳ２と、外部接地電圧線ＶＳＳ５２との交差部分に、この交差部分の面積が増えるように配置されている。この交差部分には、増えた面積に応じて、図１Ｇに示した場合よりも多くのヴィアＶが形成されており、外部接地電圧線ＶＳＳ２と、外部接地電圧線ＶＳＳ５２とを接続している。これらのヴィアＶは、便宜上、第２の突出部２Ｓ２に接続されたヴィア群と、その他の交差部分に接続された他のヴィア群とに分けて考えることも出来るが、両方の領域にまたがったヴィアＶをさらに形成しても構わない。
第１の実施形態による配線部分２では、図２Ａおよび図２Ｂにおける左から右に向かって、外部電源電圧線ＶＤＤ２および外部接地電圧線ＶＳＳ２のそれぞれにおける第１の突出部２Ｄ１および２Ｓ１と、同じく第２の突出部２Ｄ２および２Ｓ２とが、この順番に互い違いに配置されている。これは、各突出部になるべく多くのヴィアＶを形成するために、外部電源電圧線ＶＤＤ２および外部接地電圧線ＶＳＳ２の間の領域で、図２Ａおよび図２Ｂにおける縦方向になるべく長い形状を選択したからである。
図２Ａおよび図２Ｂに示した第１の実施形態による配線部分２を用いることで、以下のような効果が得られる。すなわち、外部電源電圧Ｖｄｄおよび外部接地電圧Ｖｓｓを配線層間で伝達するヴィアＶの総数を増加したことによって、半導体装置の電源回路が強化される。この実施形態は、電源電圧の降下や、電源ＥＭが、ヴィアＶの総数で律則する場合に特に有効である。
（第２の実施形態）
図３Ａは、第２の実施形態による配線部分３の構成を示す平面図である。図３Ａに示した配線部分３の構成要素について説明する。図３Ａに示した配線部分３は、外部電源電圧線ＶＤＤ３およびＶＤＤ５１〜ＶＤＤ５４と、外部接地電圧線ＶＳＳ３およびＶＳＳ５１〜ＶＳＳ５４と、ローカル接地線ＡＲＶＳＳ３と、ヴィアＶとを有している。
ここで、図３Ａに示した外部電源電圧線ＶＤＤ５１〜ＶＤＤ５４と、外部接地電圧線ＶＳＳ５１〜ＶＳＳ５４とは、図１Ｇに示した外部電源電圧線ＶＤＤ５１〜ＶＤＤ５４と、外部接地電圧線ＶＳＳ５１〜ＶＳＳ５４とに、それぞれ一致するものとする。また、図３Ａに示した外部電源電圧線ＶＤＤ３と、外部接地電圧線ＶＳＳ３と、ローカル接地線ＡＲＶＳＳ３とは、図１Ｇに示した外部電源電圧線ＶＤＤ４２と、外部接地電圧線ＶＳＳ４２と、ローカル接地線ＡＲＶＳＳ４２とに、それぞれ対応するものとする。このように、図３Ａに示した配線部分３は、図１Ｇに示したＳＲＡＭにおける配線部分１ａに置き換えて使用するものとする。
図３Ｂは、第２の実施形態による外部電源電圧線ＶＤＤ３および外部接地電圧線ＶＳＳ３の構成を示す平面図である。図３Ａおよび図３Ｂに示した外部電源電圧線ＶＤＤ３は、図１Ｇに示した外部電源電圧線ＶＤＤ４２に、突出部３Ｄを一体化して追加したものに等しい。
この突出部３Ｄが追加されたことによって、外部電源電圧線ＶＤＤ３のうち、出力回路Ｏｕｔに含まれる部分の幅が、図１Ｇに示した外部電源電圧線ＶＤＤ４２の場合よりも広がっている。言い換えれば、この突出部３Ｄが追加されたことによって、外部電源電圧線ＶＤＤ３のうち、外部電源電圧線ＶＤＤ５１およびＶＤＤ５２と交差する部分の幅が、図１Ｇに示した外部電源電圧線ＶＤＤ４２の場合よりも広がっている。その結果、外部電源電圧線ＶＤＤ３と、外部電源電圧線ＶＤＤ５１およびＶＤＤ５２との交差部分の面積が増大している。これらの交差部分には、増えた面積に応じて、図１Ｇに示した場合よりも多くのヴィアＶが形成されており、外部電源電圧線ＶＤＤ３と、外部電源電圧線ＶＤＤ５１およびＶＤＤ５２とをそれぞれ接続している。これらのヴィアＶは、便宜上、突出部３Ｄに接続されたヴィア群と、その他の交差部分に接続された他のヴィア群とに分けて考えることも出来るが、両方の領域にまたがったヴィアＶをさらに形成しても構わない。
同様に、図３Ａおよび図３Ｂに示した外部接地電圧線ＶＳＳ３は、図１Ｇに示した外部接地電圧線ＶＳＳ４２に、突出部３Ｓを一体化して追加したものに等しい。
この突出部３Ｓが追加されたことによって、外部接地電圧線ＶＳＳ３のうち、出力回路Ｏｕｔに含まれる部分の幅が、図１Ｇに示した外部接地電圧線ＶＳＳ４２の場合よりも広がっている。言い換えれば、この突出部３Ｓが追加されたことによって、外部接地電圧線ＶＳＳ３のうち、外部接地電圧線ＶＳＳ５１およびＶＳＳ５２と交差する部分の幅が、図１Ｇに示した外部接地電圧線ＶＳＳ４２の場合よりも広がっている。その結果、外部接地電圧線ＶＳＳ３と、外部接地電圧線ＶＳＳ５１およびＶＳＳ５２との交差部分の面積が増大している。これらの交差部分には、増えた面積に応じて、図１Ｇに示した場合よりも多くのヴィアＶが形成されており、外部接地電圧線ＶＳＳ３と、外部接地電圧線ＶＳＳ５１およびＶＳＳ５２とをそれぞれ接続している。これらのヴィアＶは、便宜上、突出部３Ｓに接続されたヴィア群と、その他の交差部分に接続された他のヴィア群とに分けて考えることも出来るが、両方の領域にまたがったヴィアＶをさらに形成しても構わない。
図３Ａおよび図３Ｂに示した突出部３Ｄおよび３Ｓには、外部電源電圧線ＶＤＤ５１およびＶＤＤ５２ならびに外部接地電圧線ＶＳＳ５１およびＶＳＳ５２との交差部分以外にも、ヴィアＶが形成されていない鍔部が設けられている。この鍔部を設けたことによって、外部電源電圧線ＶＤＤ３および外部接地電圧線ＶＳＳ３のそれぞれにおいて、出力回路Ｏｕｔに含まれる部分の幅が一様になっている。なお、外部電源電圧線ＶＤＤ３と、外部接地電圧線ＶＳＳ３とは、電源回路としての対称性に鑑みて、図３Ａおよび図３Ｂに示したように両者の配線幅が同じになるよう形成しても良いが、この特徴はあくまでも一例であって、本実施形態を限定するものではない。
図３Ａおよび図３Ｂに示した第２の実施形態による配線部分３を用いることで、以下のような効果が得られる。すなわち、外部電源電圧Ｖｄｄおよび外部接地電圧Ｖｓｓを配線層間で伝達するヴィアＶの総数を増加し、電源系配線の幅を広げたことによって、半導体装置の電源回路が強化される。この実施形態は、電源電圧の降下や、電源ＥＭが、ヴィアＶの総数と、電源系配線の幅とで律則する場合に特に有効である。
（第３の実施形態）
図４Ａは、第３の実施形態による配線部分４の構成を示す平面図である。図４Ａに示した配線部分４の構成要素について説明する。図４Ａに示した配線部分４は、外部電源電圧線ＶＤＤ４およびＶＤＤ５１〜ＶＤＤ５４と、外部接地電圧線ＶＳＳ４およびＶＳＳ５１〜ＶＳＳ５４と、ローカル接地線ＡＲＶＳＳ４と、ヴィアＶとを有している。
ここで、図４Ａに示した外部電源電圧線ＶＤＤ５１〜ＶＤＤ５４と、外部接地電圧線ＶＳＳ５１〜ＶＳＳ５４とは、図１Ｇに示した外部電源電圧線ＶＤＤ５１〜ＶＤＤ５４と、外部接地電圧線ＶＳＳ５１〜ＶＳＳ５４とに、それぞれ一致するものとする。ただし、図４Ａでは、外部電源電圧線ＶＤＤ５１と、外部接地電圧線ＶＳＳ５１とで、その配置を交換している。
また、図４Ａに示した外部電源電圧線ＶＤＤ４と、外部接地電圧線ＶＳＳ４と、ローカル接地線ＡＲＶＳＳ４とは、図１Ｇに示した外部電源電圧線ＶＤＤ４２と、外部接地電圧線ＶＳＳ４２と、ローカル接地線ＡＲＶＳＳ４２とに、それぞれ対応するものとする。このように、図４Ａに示した配線部分４は、図１Ｇに示したＳＲＡＭにおける配線部分１ａに置き換えて使用するものとする。
図４Ｂは、第３の実施形態による外部電源電圧線ＶＤＤ４および外部接地電圧線ＶＳＳ４の構成を示す平面図である。図４および図４Ｂに示した外部電源電圧線ＶＤＤ４は、図１Ｇに示した外部電源電圧線ＶＤＤ４２に、突出部４Ｄを一体化して追加したものに等しい。
この突出部４Ｄが追加されたことによって、外部電源電圧線ＶＤＤ４のうち、出力回路Ｏｕｔに含まれる部分の幅が、図１Ｇに示した外部電源電圧線ＶＤＤ４２の場合よりも広がっている。言い換えれば、この突出部４Ｄが追加されたことによって、外部電源電圧線ＶＤＤ４のうち、外部電源電圧線ＶＤＤ５１およびＶＤＤ５２と交差する部分の幅が、図１Ｇに示した外部電源電圧線ＶＤＤ４２の場合よりも広がっている。その結果、外部電源電圧線ＶＤＤ４と、外部電源電圧線ＶＤＤ５１およびＶＤＤ５２との交差部分の面積が増大している。これらの交差部分には、増えた面積に応じて、図１Ｇに示した場合よりも多くのヴィアＶが形成されており、外部電源電圧線ＶＤＤ４と、外部電源電圧線ＶＤＤ５１およびＶＤＤ５２とをそれぞれ接続している。これらのヴィアＶは、便宜上、突出部４Ｄに接続されたヴィア群と、その他の交差部分に接続された他のヴィア群とに分けて考えることも出来るが、両方の領域にまたがったヴィアＶをさらに形成しても構わない。
また、図４Ａおよび図４Ｂに示した外部接地電圧線ＶＳＳ４は、図１Ｇに示した外部接地電圧線ＶＳＳ４２に、２つの突出部４Ｓ１および４Ｓ２を一体化して追加したものに等しい。
ここで、第１の突出部４Ｓ１は、外部接地電圧線ＶＳＳ４と、外部接地電圧線ＶＳＳ５１との交差部分に、この交差部分の面積が増えるように配置されている。この交差部分には、増えた面積に応じて、図１Ｇに示した場合よりも多くのヴィアＶが形成されており、外部接地電圧線ＶＳＳ４と、外部接地電圧線ＶＳＳ５１とを接続している。これらのヴィアＶは、便宜上、第１の突出部４Ｓ１に接続されたヴィア群と、その他の交差部分に接続された他のヴィア群とに分けて考えることも出来るが、両方の領域にまたがったヴィアＶをさらに形成しても構わない。
同様に、第２の突出部４Ｓ２は、外部接地電圧線ＶＳＳ４と、外部接地電圧線ＶＳＳ５２との交差部分に、この交差部分の面積が増えるように配置されている。この交差部分には、増えた面積に応じて、図１Ｇに示した場合よりも多くのヴィアＶが形成されており、外部接地電圧線ＶＳＳ４と、外部接地電圧線ＶＳＳ５２とを接続している。これらのヴィアＶは、便宜上、第２の突出部４Ｓ２に接続されたヴィア群と、その他の交差部分に接続された他のヴィア群とに分けて考えることも出来るが、両方の領域にまたがったヴィアＶをさらに形成しても構わない。
第３の実施形態による配線部分４では、図４Ａおよび図４Ｂにおける左から右に向かって、外部接地電圧線ＶＳＳ４の第１の突出部４Ｓ１と、外部電源電圧線ＶＤＤ４の突出部４Ｄと、外部接地電圧線ＶＳＳ４の第２の突出部４Ｓ２とが、この順番に互い違いに配置されている。これは、第１の実施形態と同様に、各突出部の形状を、図４Ａおよび図４Ｂにおける縦方向になるべく長くし、かつ、第２の実施形態と同様に、外部電源電圧線ＶＤＤ４の、出力回路Ｏｕｔに含まれる部分の幅を広げたからである。なお、本実施形態による配線部分４では、外部電源電圧線ＶＤＤ４の形状と、外部接地電圧線ＶＳＳ４の形状とを交換することも容易に可能である。この場合は、外部電源電圧線ＶＤＤ５１およびＶＤＤ５２ならびに外部接地電圧線ＶＳＳ５１およびＶＳＳ５２の位置関係を適宜に変更するものとする。
図４Ａおよび図４Ｂに示した第３の実施形態による配線部分４を用いることで、以下のような効果が得られる。すなわち、外部電源電圧Ｖｄｄおよび外部接地電圧Ｖｓｓを配線層間で伝達するヴィアＶの総数を増加し、一部の電源系配線の幅を広げたことによって、半導体装置の電源回路が強化される。この実施形態は、電源電圧の降下や、電源ＥＭが、ヴィアＶの総数と、外部電源電圧線または外部接地電圧線のいずれか一方の幅とで律則する場合に特に有効である。
（第４の実施形態）
図５Ａは、第１の実施形態による配線部分５の構成を示す平面図である。図５Ａに示した配線部分５の構成要素について説明する。図５Ａに示した配線部分５は、外部電源電圧線ＶＤＤ５およびＶＤＤ５１〜ＶＤＤ５４と、外部接地電圧線ＶＳＳ５およびＶＳＳ５１〜ＶＳＳ５４と、ローカル接地線ＡＲＶＳＳ５と、ヴィアＶとを有している。
ここで、図５Ａに示した外部電源電圧線ＶＤＤ５１〜ＶＤＤ５４と、外部接地電圧線ＶＳＳ５１〜ＶＳＳ５４とは、図１Ｇに示した外部電源電圧線ＶＤＤ５１〜ＶＤＤ５４と、外部接地電圧線ＶＳＳ５１〜ＶＳＳ５４とに、それぞれ一致するものとする。また、図５Ａに示した外部電源電圧線ＶＤＤ５と、外部接地電圧線ＶＳＳ５と、ローカル接地線ＡＲＶＳＳ５とは、図１Ｇに示した外部電源電圧線ＶＤＤ４２と、外部接地電圧線ＶＳＳ４２と、ローカル接地線ＡＲＶＳＳ４２とに、それぞれ対応するものとする。このように、図５Ａに示した配線部分５は、図１Ｇに示したＳＲＡＭにおける配線部分１ａに置き換えて使用するものとする。
図５Ｂは、第１の実施形態による外部電源電圧線ＶＤＤ５および外部接地電圧線ＶＳＳ５の構成を示す平面図である。図５Ａおよび図５Ｂに示した外部電源電圧線ＶＤＤ５は、図１Ｇに示した外部電源電圧線ＶＤＤ４２に、２つの突出部５Ｄ１および５Ｄ２を一体化して追加したものに等しい。
ここで、第１の突出部５Ｄ１は、外部電源電圧線ＶＤＤ５と、外部電源電圧線ＶＤＤ５１との交差部分に、この交差部分の面積が増えるように配置されている。この交差部分には、増えた面積に応じて、図１Ｇに示した場合よりも多くのヴィアＶが形成されており、外部電源電圧線ＶＤＤ５と、外部電源電圧線ＶＤＤ５１とを接続している。これらのヴィアＶは、便宜上、第１の突出部５Ｄ１に接続されたヴィア群と、その他の交差部分に接続された他のヴィア群とに分けて考えることも出来るが、両方の領域にまたがったヴィアＶをさらに形成しても構わない。
同様に、第２の突出部５Ｄ２は、外部電源電圧線ＶＤＤ５と、外部電源電圧線ＶＤＤ５２との交差部分に、この交差部分の面積が増えるように配置されている。この交差部分には、増えた面積に応じて、図１Ｇに示した場合よりも多くのヴィアＶが形成されており、外部電源電圧線ＶＤＤ５と、外部電源電圧線ＶＤＤ５２とを接続している。これらのヴィアＶは、便宜上、第２の突出部５Ｄ２に接続されたヴィア群と、その他の交差部分に接続された他のヴィア群とに分けて考えることも出来るが、両方の領域にまたがったヴィアＶをさらに形成しても構わない。
なお、第２の突出部５Ｄ２は、上記交差部分に加えて、外部電源電圧線ＶＤＤ５に一体化されて形成された鍔部をも有している。この鍔部は、外部接地電圧線ＶＳＳ５１と、外部電源電圧線ＶＤＤ５２との間に挟まれて、かつ、外部電源電圧線ＶＤＤ５と、外部接地電圧線ＶＳＳ５との間に挟まれた領域に形成されている。
また、図５Ａおよび図５Ｂに示した外部接地電圧線ＶＳＳ５は、図１Ｇに示した外部接地電圧線ＶＳＳ４２に、２つの突出部５Ｓ１および５Ｓ２を一体化して追加したものに等しい。
ここで、第１の突出部５Ｓ１は、外部接地電圧線ＶＳＳ５と、外部接地電圧線ＶＳＳ５１との交差部分に、この交差部分の面積が増えるように配置されている。この交差部分には、増えた面積に応じて、図１Ｇに示した場合よりも多くのヴィアＶが形成されており、外部接地電圧線ＶＳＳ５と、外部接地電圧線ＶＳＳ５１とを接続している。これらのヴィアＶは、便宜上、第１の突出部５Ｓ１に接続されたヴィア群と、その他の交差部分に接続された他のヴィア群とに分けて考えることも出来るが、両方の領域にまたがったヴィアＶをさらに形成しても構わない。
同様に、第２の突出部５Ｓ２は、外部接地電圧線ＶＳＳ５と、外部接地電圧線ＶＳＳ５２との交差部分に、この交差部分の面積が増えるように配置されている。この交差部分には、増えた面積に応じて、図１Ｇに示した場合よりも多くのヴィアＶが形成されており、外部接地電圧線ＶＳＳ２と、外部接地電圧線ＶＳＳ５２とを接続している。これらのヴィアＶは、便宜上、第２の突出部５Ｓ２に接続されたヴィア群と、その他の交差部分に接続された他のヴィア群とに分けて考えることも出来るが、両方の領域にまたがったヴィアＶをさらに形成しても構わない。
なお、第１の突出部５Ｓ１は、上記交差部分に加えて、外部接地電圧線ＶＳＳ５に一体化されて形成された鍔部をも有している。この鍔部は、外部接地電圧線ＶＳＳ５１と、外部電源電圧線ＶＤＤ５２との間に挟まれて、かつ、外部電源電圧線ＶＤＤ５と、外部接地電圧線ＶＳＳ５との間に挟まれた領域に形成されている。
第１の実施形態による配線部分２では、図２Ａおよび図２Ｂにおける左から右に向かって、外部電源電圧線ＶＤＤ２および外部接地電圧線ＶＳＳ２のそれぞれにおける第１の突出部２Ｄ１および２Ｓ１と、同じく第２の突出部２Ｄ２および２Ｓ２とが、この順番に互い違いに配置されている。これは、各突出部になるべく多くのヴィアＶを形成し、かつ、部分的でもなるべく広い配線幅を確保するために、外部電源電圧線ＶＤＤ２および外部接地電圧線ＶＳＳ２の間の領域で、図２Ａおよび図２Ｂにおける縦方向になるべく長い形状を選択したからである。
図２Ａおよび図２Ｂに示した第１の実施形態による配線部分２を用いることで、以下のような効果が得られる。すなわち、外部電源電圧Ｖｄｄおよび外部接地電圧Ｖｓｓを配線層間で伝達するヴィアＶの総数を増加し、電源系配線の幅を広げたことによって、半導体装置の電源回路が強化される。この実施形態は、電源電圧の降下や、電源ＥＭが、ヴィアＶの総数と、電源系の配線幅とで律則し、かつ、ヴィアＶの総数による影響の方が配線幅による影響よりも大きい場合に特に有効である。
（第５の実施形態）
図６Ａは、第５の実施形態による配線部分６の構成を示す平面図である。図６Ａに示した配線部分６の構成要素について説明する。図６Ａに示した配線部分６は、外部電源電圧線ＶＤＤ６ａ、ＶＤＤ６ｂおよびＶＤＤ５１〜ＶＤＤ５４と、外部接地電圧線ＶＳＳ６ａ、ＶＳＳ６ｂおよびＶＳＳ５１〜ＶＳＳ５４と、ローカル接地線ＡＲＶＳＳ６ａおよびＡＲＶＳＳ６ｂと、ヴィアＶとを有している。
ここで、図６Ａに示した外部電源電圧線ＶＤＤ５１〜ＶＤＤ５４と、外部接地電圧線ＶＳＳ５１〜ＶＳＳ５４とは、図１Ｇに示した外部電源電圧線ＶＤＤ５１〜ＶＤＤ５４と、外部接地電圧線ＶＳＳ５１〜ＶＳＳ５４とに、それぞれ一致するものとする。また、図６Ａに示した外部電源電圧線ＶＤＤ６ａおよびＶＤＤ６ｂと、外部接地電圧線ＶＳＳ６ａおよびＶＳＳ６ｂと、ローカル接地線ＡＲＶＳＳ６ａおよびＡＲＶＳＳ６ｂとは、図１Ｇに示した外部電源電圧線ＶＤＤ４２と、外部接地電圧線ＶＳＳ４２と、外部電源電圧線ＶＤＤ４３と、外部接地電圧線ＶＳＳ４３と、ローカル接地線ＡＲＶＳＳ４２と、ローカル接地線ＡＲＶＳＳ４３とに、それぞれ対応するものとする。このように、図６Ａに示した配線部分６は、図１Ｇに示したＳＲＡＭにおける配線部分１ｂに置き換えて使用するものとする。ここで、図１Ｇに示した外部接地電圧線ＶＳＳ４２および外部電源電圧線ＶＤＤ４３と、図６Ａに示した外部接地電圧線ＶＳＳ６ｂおよび外部接地電圧線ＶＳＳ６ａとでは、その役割、すなわち印加される電圧が交換されていることに注意されたい。
図６Ｂは、第５の実施形態による外部電源電圧線ＶＤＤ６ａおよびＶＤＤ６ｂの構成を示す平面図である。図６Ｃは、第５の実施形態による外部接地電圧線ＶＳＳ６ａおよびＶＳＳ６ｂの構成を示す平面図である。図６Ａおよび図６Ｂに示した外部電源電圧線ＶＤＤ６ａおよびＶＤＤ６ｂは、図１Ｇに示した外部電源電圧線ＶＤＤ４２および外部接地電圧線ＶＳＳ４２に、突出部６Ｄを一体化して追加したものに等しい。その結果、外部電源電圧線ＶＤＤ６ａおよびＶＤＤ６ｂと、突出部６Ｄとは、配線として一体化しているので、以降、これを外部電源電圧線ＶＤＤ６と呼ぶ。
突出部６Ｄは、外部電源電圧線ＶＤＤ６ａおよびＶＤＤ６ｂの間で、かつ、出力回路Ｏｕｔに含まれる領域に形成されている。したがって、突出部６Ｄは、外部電源電圧線ＶＤＤ５１およびＶＤＤ５２と交差する第１の交差部分と、外部接地電圧線ＶＳＳ５１およびＶＳＳ５２と交差する第２の交差部分と、その他の部分とを有している。
この第１の交差部分には、ヴィアＶが形成されており、外部電源電圧線ＶＤＤ６と、外部電源電圧線ＶＤＤ５１およびＶＤＤ５２とを接続している。ここで、外部電源電圧線ＶＤＤ６ａおよび外部電源電圧線ＶＤＤ５１の交差部分に設けられたヴィア群と、外部電源電圧線ＶＤＤ６ｂおよび外部電源電圧線ＶＤＤ５１の交差部分に設けられたヴィア群と、突出部６Ｄおよび外部電源電圧線ＶＤＤ５１の交差部分に設けられたヴィア群とを分けて考えることも出来るが、複数の交差部分にまたがったヴィアＶをさらに形成しても構わない。同様に、外部電源電圧線ＶＤＤ６ａおよび外部電源電圧線ＶＤＤ５２の交差部分に設けられたヴィア群と、外部電源電圧線ＶＤＤ６ｂおよび外部電源電圧線ＶＤＤ５２の交差部分に設けられたヴィア群と、突出部６Ｄおよび外部電源電圧線ＶＤＤ５２の交差部分に設けられたヴィア群とを分けて考えることも出来るが、複数の交差部分にまたがったヴィアＶをさらに形成しても構わない。
同様に、図６Ａおよび図６Ｃに示した外部接地電圧線ＶＳＳ６ａおよびＶＳＳ６ｂは、図１Ｇに示した外部電源電圧線ＶＤＤ４３および外部接地電圧線ＶＳＳ４３に、突出部６Ｓを一体化して追加したものに等しい。その結果、外部接地電圧線ＶＳＳ６ａおよびＶＳＳ６ｂと、突出部６Ｓとは、配線として一体化しているので、以降、これを外部接地電圧線ＶＳＳ６と呼ぶ。
突出部６Ｓは、外部接地電圧線ＶＳＳ６ａおよびＶＳＳ６ｂの間で、かつ、出力回路Ｏｕｔに含まれる領域に形成されている。したがって、突出部６Ｓは、外部電源電圧線ＶＤＤ５１およびＶＤＤ５２と交差する第１の交差部分と、外部接地電圧線ＶＳＳ５１およびＶＳＳ５２と交差する第２の交差部分と、その他の部分とを有している。
この第２の交差部分には、ヴィアＶが形成されており、外部接地電圧線ＶＳＳ６と、外部接地電圧線ＶＳＳ５１およびＶＳＳ５２とを接続している。ここで、外部接地電圧線ＶＳＳ６ａおよび外部接地電圧線ＶＳＳ５１の交差部分に設けられたヴィア群と、外部接地電圧線ＶＳＳ６ｂおよび外部接地電圧線ＶＳＳ５１の交差部分に設けられたヴィア群と、突出部６Ｓおよび外部接地電圧線ＶＳＳ５１の交差部分に設けられたヴィア群とを分けて考えることも出来るが、複数の交差部分にまたがったヴィアＶをさらに形成しても構わない。同様に、外部接地電圧線ＶＳＳ６ａおよび外部接地電圧線ＶＳＳ５２の交差部分に設けられたヴィア群と、外部接地電圧線ＶＳＳ６ｂおよび外部接地電圧線ＶＳＳ５２の交差部分に設けられたヴィア群と、突出部６Ｓおよび外部接地電圧線ＶＳＳ５２の交差部分に設けられたヴィア群とを分けて考えることも出来るが、複数の交差部分にまたがったヴィアＶをさらに形成しても構わない。
図６Ａ〜図６Ｃに示した第５の実施形態による配線部分６を用いることで、以下のような効果が得られる。すなわち、配線幅が部分的に大幅に拡大された外部電源電圧線ＶＤＤ６および外部接地電圧線ＶＳＳ６を設け、外部電源電圧Ｖｄｄおよび外部接地電圧Ｖｓｓを配線層間で伝達するヴィアＶの総数を増加したことによって、半導体装置の電源回路が強化される。この実施形態は、電源電圧の降下や、電源ＥＭが、ヴィアＶの総数で律則し、また、基準よりも大きな剥離がある場合に特に有効である。
（第６の実施形態）
図７Ａは、第６の実施形態による配線部分７の構成を示す平面図である。図７Ａに示した配線部分７の構成要素について説明する。図７Ａに示した配線部分７は、外部電源電圧線ＶＤＤ７ａ、ＶＤＤ７ｂおよびＶＤＤ５１〜ＶＤＤ５４と、外部接地電圧線ＶＳＳ７ａ、ＶＳＳ７ｂおよびＶＳＳ５１〜ＶＳＳ５４と、ローカル接地線ＡＲＶＳＳ７ａおよびＡＲＶＳＳ７ｂと、ヴィアＶとを有している。
図７Ｂは、第６の実施形態による外部電源電圧線ＶＤＤ７ａおよびＶＤＤ７ｂの構成を示す平面図である。図７Ｃは、第６の実施形態による外部接地電圧線ＶＳＳ７ａおよびＶＳＳ７ｂの構成を示す平面図である。図７Ａおよび図７Ｂに示した外部電源電圧線ＶＤＤ７ａおよびＶＤＤ７ｂは、図１Ｇに示した外部電源電圧線ＶＤＤ４２および外部接地電圧線ＶＳＳ４２に、突出部７Ｄを一体化して追加したものに等しい。その結果、外部電源電圧線ＶＤＤ７ａおよびＶＤＤ７ｂと、突出部７Ｄとは、配線として一体化しているので、以降、これを外部電源電圧線ＶＤＤ７と呼ぶ。
同様に、図７Ａおよび図７Ｃに示した外部接地電圧線ＶＳＳ７ａおよびＶＳＳ７ｂは、図１Ｇに示した外部電源電圧線ＶＤＤ４３および外部接地電圧線ＶＳＳ４３に、突出部７Ｓを一体化して追加したものに等しい。その結果、外部接地電圧線ＶＳＳ７ａおよびＶＳＳ７ｂと、突出部７Ｓとは、配線として一体化しているので、以降、これを外部接地電圧線ＶＳＳ７と呼ぶ。
図７Ａ〜図７Ｃに示した第６の実施形態による配線部分７は、図６Ａ〜図６Ｃに示した第５の実施形態による配線部分６に、以下の変更を加えたものに等しい。すなわち、第６の実施形態による外部電源電圧線ＶＤＤ７ａおよびＶＤＤ７ｂと、外部接地電圧線ＶＳＳ７ａおよびＶＳＳ７ｂとにおける配線幅を、第５の実施形態による外部電源電圧線ＶＤＤ６ａおよびＶＤＤ６ｂと、外部接地電圧線ＶＳＳ６ａおよびＶＳＳ６ｂとよりも細くした。本実施形態による配線部分７のその他の構成は、第５の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
本実施形態では、第５の実施形態で得られる効果と同様の効果に加えて、第５の実施形態の場合よりも配線性が向上するという効果が得られる。
（第７の実施形態）
図８Ａは、第７の実施形態による配線部分８の構成を示す平面図である。図８Ａに示した配線部分８の構成要素について説明する。図８Ａに示した配線部分８は、外部電源電圧線ＶＤＤ８ａ、ＶＤＤ８ｂおよびＶＤＤ５１〜ＶＤＤ５４と、外部接地電圧線ＶＳＳ８ａ、ＶＳＳ８ｂおよびＶＳＳ５１〜ＶＳＳ５４と、ローカル接地線ＡＲＶＳＳ８ａおよびＡＲＶＳＳ８ｂと、ヴィアＶとを有している。
図８Ｂは、第７の実施形態による外部電源電圧線ＶＤＤ８ａおよびＶＤＤ８ｂの構成を示す平面図である。図８Ｃは、第７の実施形態による外部接地電圧線ＶＳＳ８ａおよびＶＳＳ８ｂの構成を示す平面図である。図８Ａおよび図８Ｂに示した外部電源電圧線ＶＤＤ８ａおよびＶＤＤ８ｂは、図１Ｇに示した外部電源電圧線ＶＤＤ４２および外部接地電圧線ＶＳＳ４２に、第１の突出部８Ｄ１と、第２の突出部８Ｄ２とを、追加して一体化したものに等しい。その結果、外部電源電圧線ＶＤＤ８ａおよびＶＤＤ８ｂと、第１および第２の突出部８Ｄ１および８Ｄ２とは、配線として一体化しているので、以降、これを外部電源電圧線ＶＤＤ８と呼ぶ。
同様に、図８Ａおよび図８Ｃに示した外部接地電圧線ＶＳＳ８ａおよびＶＳＳ８ｂは、図１Ｇに示した外部電源電圧線ＶＤＤ４３および外部接地電圧線ＶＳＳ４３に、第１の突出部８Ｓ１と、第２の突出部８Ｓ２とを追加して一体化したものに等しい。その結果、外部接地電圧線ＶＳＳ８ａおよびＶＳＳ８ｂと、突出部８Ｓとは、配線として一体化しているので、以降、これを外部接地電圧線ＶＳＳ８と呼ぶ。
図８Ａ〜図８Ｃに示した第７の実施形態による配線部分８は、図７Ａ〜図７Ｃに示した第６の実施形態による配線部分７に、以下の変更を加えたものに等しい。すなわち、第７の実施形態による外部電源電圧線ＶＤＤ７の突出部７Ｄから、外部電源電圧線ＶＤＤ５１またはＶＤＤ５２と交差する第１または第２の交差部分以外の部分を取り除く。同様に、第７の実施形態による外部接地電圧線ＶＳＳ７の突出部７Ｓから、外部接地電圧線ＶＳＳ５１またはＶＳＳ５２と交差する第１または第２の交差部分以外の部分を取り除く。
言い換えれば、図８Ｂに示した第８の実施形態による外部電源電圧線ＶＤＤ８の第１の突出部８Ｄ１は、外部電源電圧線ＶＤＤ５１と交差しており、ヴィアＶによって接続されている。また、同じく第２の突出部８Ｄ２は、外部電源電圧線ＶＤＤ５２と交差しており、ヴィアＶによって接続されている。同様に、図８Ｃに示した第８の実施形態による外部接地電圧線ＶＳＳ８の第１の突出部８Ｓ１は、外部接地電圧線ＶＳＳ５１と交差しており、ヴィアＶによって接続されている。また、同じく第２の突出部８Ｓ２は、外部接地電圧線ＶＳＳ５２と交差しており、ヴィアＶによって接続されている。
本実施形態による配線部分８のその他の構成は、第６の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
本実施形態では、外部電源電圧線ＶＤＤ８ａおよびＶＤＤ８ｂと、外部接地電圧線ＶＳＳ８ａおよびＶＤＤ８ｂとの配線幅を細く抑えている。したがって、本実施形態では、第６の実施形態で得られる効果と同様の効果に加えて、配線性がさらに向上するという効果が得られる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、上記に説明した各実施形態は、技術的に矛盾しない範囲で自由に組み合わせることが可能である。
１ａ、１ｂ、２〜８ 配線部分
２Ｄ１、２Ｄ２、２Ｓ１、２Ｓ２ 突出部
３Ｄ、３Ｓ 突出部
４Ｄ、４Ｓ１、４Ｓ２ 突出部
５Ｄ１、５Ｄ２、５Ｓ１、５Ｓ２ 突出部
６Ｄ、６Ｓ 突出部
７Ｄ、７Ｓ 突出部
８Ｄ１、８Ｄ２、８Ｓ１、８Ｓ２ 突出部
Ａｄｄ アドレス信号
ＡＲＧＳｗ１、ＡＲＧＳｗ２ 接地線スイッチ回路
ＡＲＶＣ セル電源電圧線制御回路
ＡＲＶＤＤ セル電源線
ＡＲＶＳＳ ローカル接地線
ＡＲＶＳＳ２〜ＡＲＶＳＳ５ ローカル接地線
ＡＲＶＳＳ６ａ、ＡＲＶＳＳ６ｂ ローカル接地線
ＡＲＶＳＳ７ａ、ＡＲＶＳＳ７ｂ ローカル接地線
ＡＲＶＳＳ８ａ、ＡＲＶＳＳ８ｂ ローカル接地線
ＢＬ、／ＢＬ ビット線（ビット線対）
ＢＬ［ｎ］、／ＢＬ［ｎ］ ビット線（ビット線対）
ＣＡｄｄ 列アドレス
ＣＤ 列デコーダ回路
ＣＥＮ チップイネーブル信号
Ｃｎｔ 制御回路
ＣＳＳ カラム選択スイッチ回路（ビット線プリチャージ回路）
Ｄ 間隔
Ｄｉｎ 入力データ信号
Ｄｏｕｔ 出力データ信号
Ｇ０１〜Ｇ１２ ゲート電極配線
Ｍ 幅
Ｍ１０１〜Ｍ１１６ 第１層配線
Ｍ２０１〜Ｍ２１１ 第２層配線
Ｍ２２１〜Ｍ２２６ 第２層配線
Ｍ２３１〜Ｍ２３６ 第２層配線
Ｍ２４１〜Ｍ２４６ 第２層配線
Ｍ２５１〜Ｍ２５６ 第２層配線
Ｍ３１〜Ｍ３３ 第３層配線
ＭＣ メモリセル
ＭＣ［ｍ，ｎ］ メモリセル
ＭＣＡ メモリセルアレイ
ＭＣＡＳＧ メモリセルアレイのサブグループ
ＭＭ メモリマット回路
ＭＭＣ メモリマクロセル
Ｎ１〜Ｎ４ Ｎチャネル型トランジスタ
ＮＳ１、ＮＳ２ Ｎチャネル型トランジスタ
ＮＷ１〜ＮＷ４ Ｎチャネル型不純物領域
Ｏｕｔ 出力回路
Ｐ１、Ｐ２ Ｐチャネル型トランジスタ
ＰＷ１Ａ、ＰＷ１Ｂ、ＰＷ２Ａ、ＰＷ２Ｂ Ｐチャネル型不純物領域
ＲＡｄｄ 行アドレス
ＲＤ 行デコーダ回路
ＳＡ センスアンプ回路
ＳＮ、／ＳＮ ストレージノード
ＳＴＢ スタンバイ信号線
Ｖ ヴィア
Ｖ１０１〜Ｖ１１０ 第１層配線・第２層配線間コンタクト
Ｖ２１〜Ｖ２４ 第２層配線・第３層配線間コンタクト
Ｖｄｄ 外部電源電圧
ＶＤＤ 外部電源電圧線
ＶＤＤ２〜ＶＤＤ８ 外部電源電圧線
ＶＤＤ６ａ、ＶＤＤ６ｂ 外部電源電圧線
ＶＤＤ７ａ、ＶＤＤ７ｂ 外部電源電圧線
ＶＤＤ８ａ、ＶＤＤ８ｂ 外部電源電圧線
ＶＤＤ４１〜ＶＤＤ４６ 外部電源電圧線
ＶＤＤ５１〜ＶＤＤ５４ 外部電源電圧線
ＶＤＤＷ ウェル給電用電圧線
ＶＧ１〜ＶＧ４ 第１層配線・ゲート電極配線間コンタクト
ＶＮ１１〜ＶＮ１３ 第１層配線・不純物領域間コンタクト
ＶＮ２１〜ＶＮ２３ 第１層配線・不純物領域間コンタクト
ＶＮ３１〜ＶＮ３３ 第１層配線・不純物領域間コンタクト
ＶＮ４１〜ＶＮ４３ 第１層配線・不純物領域間コンタクト
ＶＰ１１〜ＶＰ１３ 第１層配線・不純物領域間コンタクト
ＶＰ２１〜ＶＰ２３ 第１層配線・不純物領域間コンタクト
ＶＳ１〜ＶＳ４ 空き領域
Ｖｓｓ 外部接地電圧
ＶＳＳ 外部接地電圧線
ＶＳＳ４１〜ＶＳＳ４６ 外部接地電圧線
ＶＳＳ５１〜ＶＳＳ５４ 外部接地電圧線
ＶＳＳＷ ウェル接地用電圧線
ＷｄＤ ワードドライバ回路
ＷＥＮ ライトイネーブル信号
ＷＬ ワード線
ＷＬ［ｍ］ ワード線
ＷｔＤ ライトドライバ回路
Ｘ１〜Ｘ４ メモリセルの境界線
ＸＷ１〜ＸＷ７ 不純物領域の境界線
Ｙ１〜Ｙ４ メモリセルの境界線

Claims (12)

  1. 第１の配線層に形成された第１の配線と、
    前記第１の配線層に、前記第１の配線に沿って形成された第２の配線と、
    前記第１の配線層の、前記第１および前記第２の配線の間の領域に、前記第１および前記第２の配線に沿って形成された第３の配線と、
    前記第１の配線層の、前記第１および前記第２の配線の間の領域に形成されて、前記第１の配線に一体化された突出部と、
    第２の配線層に、前記第１および前記第２の配線ならびに前記突出部に交差して形成された第４の配線と、
    前記第２の配線層に、前記第１、前記第２および前記第３の配線に交差して形成された第５の配線と、
    前記第１の配線と、前記第４の配線との交差部分に形成されて、前記第１の配線および前記第４の配線を接続する第１のヴィア群と、
    前記第２の配線と、前記第５の配線との交差部分に形成されて、前記第２の配線および前記第５の配線を接続する第２のヴィア群と、
    前記突出部と、前記第４の配線との交差部分に形成されて、前記突出部と、前記第４の配線とを接続する第３のヴィア群と
    を具備する
    半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記突出部は、第１の突出部であって、
    前記第１の配線層の、前記第１および前記第２の配線の間の領域に形成されて、前記第２の配線に一体化された第２の突出部と、
    前記第２の配線層に、前記第１および前記第２の配線ならびに前記第２の突出部に交差して形成された第６の配線と、
    前記第２の配線と、前記第６の配線との交差部分に形成されて、前記第２の配線と、前記第６の配線とを接続する第４のヴィア群と、
    前記第２の突出部と、前記第６の配線との交差部分に形成されて、前記第２の突出部と、前記第６の配線とを接続する第５のヴィア群と
    をさらに具備する
    半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記突出部は、前記第２の配線とも一体化されており、
    前記第１の配線と、前記第５の配線との交差部分に形成されて、前記第１の配線と、前記第５の配線とを接続する第４のヴィア群と、
    前記第２の配線と、前記第４の配線との交差部分に形成されて、前記第２の配線と、前記第４の配線とを接続する第５のヴィア群と
    をさらに具備する
    半導体装置。
  4. 請求項２に記載の半導体装置において、
    前記第１の突出部と、前記第２の突出部とは、前記第１および前記第２の配線の間の領域において、互い違いに配置されている
    半導体装置。
  5. 請求項２に記載の半導体装置において、
    前記第２の配線層の、前記第４および前記第６の配線の間の領域に、前記第６の配線に沿って、かつ、前記第１および前記第２の配線ならびに前記第１および前記第２の突出部に交差して形成された第７の配線と、
    前記第２の配線層の、前記第４および前記第７の配線の間の領域に、前記第４の配線に沿って、かつ、前記第１および前記第２の配線ならびに前記第１および前記第２の突出部に交差して形成された第８の配線と、
    前記第１の配線と、前記第７の配線との交差部分に形成されて、前記第１の配線と、前記第７の配線とを接続する第６のヴィア群と、
    前記第１の突出部と、前記第７の配線との交差部分に形成されて、前記第１の突出部と、前記第７の配線とを接続する第７のヴィア群と、
    前記第２の配線と、前記第８の配線との交差部分に形成されて、前記第２の配線と、前記第８の配線とを接続する第８のヴィア群と、
    前記第２の突出部と、前記第８の配線との交差部分に形成されて、前記第２の突出部と、前記第８の配線とを接続する第９のヴィア群と
    をさらに具備し、
    前記第１の突出部は、
    前記第４の配線と交差する第１の交差部分と、
    前記第７の配線と交差する第２の交差部分と、
    前記第１および前記第２の交差部分の間に形成された鍔部と
    を具備し、
    前記第２の突出部は、
    前記第６の配線と交差する第１の交差部分と、
    前記第８の配線と交差する第２の交差部分と、
    前記第１および前記第２の交差部分の間に形成された鍔部と
    を具備する
    半導体装置。
  6. 請求項２に記載の半導体装置において、
    前記第１の配線層の、前記第１および前記第２の配線の間の領域に形成されて、前記第２の配線に一体化された第３の突出部と、
    前記第２の配線層の、前記第４および前記第６の配線の間の領域に、前記第６の配線に沿って、かつ、前記第１および前記第２の配線ならびに前記第１の突出部に交差して形成された第７の配線と、
    前記第２の配線層の、前記第４および前記第６の配線の外側の領域に、前記第４の配線に沿って、かつ、前記第１および前記第２の配線ならびに前記第３の突出部に交差して形成された第８の配線と、
    前記第１の配線と、前記第７の配線との交差部分に形成されて、前記第１の配線と、前記第７の配線とを接続する第６のヴィア群と、
    前記第１の突出部と、前記第７の配線との交差部分に形成されて、前記第１の突出部と、前記第７の配線とを接続する第７のヴィア群と、
    前記第２の配線と、前記第８の配線との交差部分に形成されて、前記第２の配線と、前記第８の配線とを接続する第８のヴィア群と、
    前記第３の突出部と、前記第８の配線との交差部分に形成されて、前記第３の突出部と、前記第８の配線とを接続する第９のヴィア群と
    をさらに具備し、
    前記第１の突出部は、
    前記第４の配線と交差する第１の交差部分と、
    前記第７の配線と交差する第２の交差部分と、
    前記第１および前記第２の交差部分の間に形成された鍔部と
    を具備する
    半導体装置。
  7. 請求項２に記載の半導体装置において、
    前記第１の配線層の、前記第１および前記第２の配線の間の領域に形成されて、前記第１の配線に一体化された第３の突出部と、
    前記第１の配線層の、前記第１および前記第２の配線の間の領域に形成されて、前記第２の配線に一体化された第４の突出部と、
    前記第２の配線層の、前記第４および前記第６の配線の間の領域に、前記第６の配線に沿って、かつ、前記第１および前記第２の配線ならびに前記第３の突出部に交差して形成された第７の配線と、
    前記第２の配線層の、前記第４および前記第６の配線の外側の領域に、前記第４の配線に沿って、かつ、前記第１および前記第２の配線ならびに前記第４の突出部に交差して形成された第８の配線と、
    前記第１の配線と、前記第７の配線との交差部分に形成されて、前記第１の配線と、前記第７の配線とを接続する第６のヴィア群と、
    前記第３の突出部と、前記第７の配線との交差部分に形成されて、前記第３の突出部と、前記第７の配線とを接続する第７のヴィア群と、
    前記第２の配線と、前記第８の配線との交差部分に形成されて、前記第２の配線と、前記第８の配線とを接続する第８のヴィア群と、
    前記第４の突出部と、前記第８の配線との交差部分に形成されて、前記第４の突出部と、前記第８の配線とを接続する第９のヴィア群と
    をさらに具備し、
    前記第３の突出部は、前記第１の配線層の、前記第７の配線と、前記第８の配線との間の領域に形成された鍔部
    を具備し、
    前記第４の突出部は、前記第１の配線層の、前記第７の配線と、前記第８の配線との間の領域に形成された鍔部
    を具備する
    半導体装置。
  8. 請求項３に記載の半導体装置において、
    前記第１の配線層に、前記第４および前記第５の配線に交差して形成された第６の配線と、
    前記第１の配線層に、前記第６の配線に沿って形成された第７の配線と、
    前記第１の配線層の、前記第６および前記第７の配線の間の領域に、前記第６および前記第７の配線に沿って形成された第８の配線と、
    前記突出部は第１の突出部であって、前記第１の配線層の、前記第６および前記第７の配線の間の領域に、前記第６および前記第７の配線に一体化して形成された第２の突出部と、
    前記第２の配線層に、前記第１、前記第２、前記第４および前記第５の配線ならびに前記第１および前記第２の突出部に交差して形成された第９の配線と、
    前記第２の配線層に、前記第１〜前記第６の配線に交差して形成された第１０の配線と、
    前記第６の配線と、前記第９の配線との交差部分に形成されて、前記第６の配線と、前記第９の配線とを接続する第６のヴィア群と、
    前記第７の配線と、前記第９の配線との交差部分に形成されて、前記第７の配線と、前記第９の配線とを接続する第７のヴィア群と、
    前記第２の突出部と、前記第９の配線との交差部分に形成されて、前記第２の突出部と、前記第９の配線とを接続する第８のヴィア群と、
    前記第６の配線と、前記第１０の配線との交差部分に形成されて、前記第６の配線と、前記第１０の配線とを接続する第９のヴィア群と、
    前記第７の配線と、前記第１０の配線との交差部分に形成されて、前記第７の配線と、前記第１０の配線とを接続する第１０のヴィア群と、
    をさらに具備する
    半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記第２の配線層の、前記第４および前記第９の配線の間の領域に、前記第９の配線に沿って、かつ、前記第１、前記第２、前記第６および前記第７の配線ならびに前記第１および前記第２の突出部に交差して形成された第１１の配線と、
    前記第２の配線層の、前記第４および前記第１１の配線の間の領域に、前記第４の配線に沿って、かつ、前記第１、前記第２、前記第６および前記第７の配線ならびに前記第１および前記第２の突出部に交差して形成された第１２の配線と、
    前記第１１の配線と、前記第１および前記第２の配線ならびに前記第１の突出部との交差部分に形成されて、前記第１１の配線と、前記第１および前記第２の配線ならびに前記第１の突出部とを接続する第１１のヴィア群と、
    前記第１２の配線と、前記第６および前記第７の配線ならびに前記第２の突出部との交差部分に形成されて、前記第１２の配線と、前記第６および前記第７の配線ならびに前記第２の突出部とを接続する第１２のヴィア群と、
    をさらに具備する
    半導体装置。
  10. 請求項９に記載の半導体装置において、
    前記第１、前記第２、前記第４および前記第５の配線の幅は、前記第３および前記第６の配線の幅よりも広い
    半導体装置。
  11. 請求項２または４〜７のいずれかに記載の半導体装置において、
    前記第１、前記第２および前記第３の配線に接続されたメモリセル
    をさらに具備し、
    前記第１の配線は、第１の電圧源に接続されており、
    前記第２の配線は、第２の電圧源に接続されており、
    前記第３の配線は、第３の電圧源に接続されている
    半導体装置。
  12. 請求項８〜１０のいずれかに記載の半導体装置において、
    前記第１、前記第３および前記第４の配線に接続されたメモリセル
    をさらに具備し、
    前記第１の配線は、第１の電圧源に接続されており、
    前記第６の配線は、第２の電圧源に接続されており、
    前記第３の配線は、第３の電圧源に接続されている
    半導体装置。
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