JP2000156416A - 半導体装置及び表示装置 - Google Patents
半導体装置及び表示装置Info
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Abstract
(57)【要約】
【課題】基板に同一回路が複数並設され複数の電位を該
回路に供給する配線が回路上に密集して並設されている
場合に、配線領域の面積を低減する。 【解決手段】回路２４Ａ及び２４Ｂが並設され、２系統
の階調電位Ｖ０〜Ｖ７をこれらの回路に供給する幹配線
が回路上方に敷設されている。この配線は、上下に隣り
合う第２及び第３層幹配線から成る配線対を複数有し、
隣り合う２つの配線対の配線グループが複数並設され、
同一配線グループ内かつ該回路に接続された部分の同層
幹配線間隔が配線グループ間のそれの２倍である。第３
層幹配線はその配線グループ内の隣り合う第３層幹配線
間へ分岐し層間コンタクトを介して、第２層幹配線と並
行した第２層配線に接続されている。配線グループは、
配線方向に沿って、該回路に対する接続部と非接続部と
を有し、接続部内の同層幹配線間隔は非接続部内のそれ
の２倍である。
回路に供給する配線が回路上に密集して並設されている
場合に、配線領域の面積を低減する。 【解決手段】回路２４Ａ及び２４Ｂが並設され、２系統
の階調電位Ｖ０〜Ｖ７をこれらの回路に供給する幹配線
が回路上方に敷設されている。この配線は、上下に隣り
合う第２及び第３層幹配線から成る配線対を複数有し、
隣り合う２つの配線対の配線グループが複数並設され、
同一配線グループ内かつ該回路に接続された部分の同層
幹配線間隔が配線グループ間のそれの２倍である。第３
層幹配線はその配線グループ内の隣り合う第３層幹配線
間へ分岐し層間コンタクトを介して、第２層幹配線と並
行した第２層配線に接続されている。配線グループは、
配線方向に沿って、該回路に対する接続部と非接続部と
を有し、接続部内の同層幹配線間隔は非接続部内のそれ
の２倍である。
Description
【０００１】
【発明の属する技術分野】本発明は、基板に同一回路が
複数並設され、複数の電位を回路に供給する配線が該回
路の上方に敷設されている半導体装置及びこの半導体装
置を用いた表示装置に関する。
複数並設され、複数の電位を回路に供給する配線が該回
路の上方に敷設されている半導体装置及びこの半導体装
置を用いた表示装置に関する。
【０００２】
【従来の技術】図１２は、従来の多階調活性マトリック
ス液晶表示装置の概略構成を示す。説明の簡単化のため
に、図１２では液晶表示パネル１０が４×４画素のモノ
クロ表示の場合を示している。
ス液晶表示装置の概略構成を示す。説明の簡単化のため
に、図１２では液晶表示パネル１０が４×４画素のモノ
クロ表示の場合を示している。
【０００３】液晶表示パネル１０のデータラインＸ１〜
Ｘ４には、データドライバ２０の出力端から１行分の表
示電位が同時に供給される。液晶表示パネル１０の走査
ラインＹ１〜Ｙ４には、走査ドライバ３０の出力端から
走査パルスが線順次に供給される。データドライバ２０
は、この走査パルス毎にデータラインＸ１〜Ｘ４上の表
示電位を更新する。データドライバ２０及び走査ドライ
バ３０は制御回路４０により制御され、制御回路４０
は、外部からの水平同期信号ＨＳ、垂直同期信号ＶＳ及
びクロックＣＫに基づいて、各種制御信号を生成する。
Ｘ４には、データドライバ２０の出力端から１行分の表
示電位が同時に供給される。液晶表示パネル１０の走査
ラインＹ１〜Ｙ４には、走査ドライバ３０の出力端から
走査パルスが線順次に供給される。データドライバ２０
は、この走査パルス毎にデータラインＸ１〜Ｘ４上の表
示電位を更新する。データドライバ２０及び走査ドライ
バ３０は制御回路４０により制御され、制御回路４０
は、外部からの水平同期信号ＨＳ、垂直同期信号ＶＳ及
びクロックＣＫに基づいて、各種制御信号を生成する。
【０００４】データドライバ２０は、点順次にラッチパ
ルスＬＣＨ１〜ＬＣＨ４を生成するシフトレジスタ２１
と、２段のバッファ用レジスタ２２１〜２２４及び２３
１〜２３４と、レジスタ２３１〜２３４の内容をアナロ
グ電圧に変換するＤ／Ａ変換回路とを備え、このＤ／Ａ
変換回路は、選択回路２４１〜２４４と、出力バッファ
回路２５１〜２５４と、階調電位生成回路２６とを備え
ている。
ルスＬＣＨ１〜ＬＣＨ４を生成するシフトレジスタ２１
と、２段のバッファ用レジスタ２２１〜２２４及び２３
１〜２３４と、レジスタ２３１〜２３４の内容をアナロ
グ電圧に変換するＤ／Ａ変換回路とを備え、このＤ／Ａ
変換回路は、選択回路２４１〜２４４と、出力バッファ
回路２５１〜２５４と、階調電位生成回路２６とを備え
ている。
【０００５】シフトレジスタ２１は、水平同期信号ＨＳ
と同一周期のスタートパルスＳＰ１を、シリアルデータ
入力端で受け取り、これを、クロックＣＫをバッファゲ
ートに通したクロックＣＫ１でシフトさせ、並列出力端
からラッチパルスＬＣＨ１〜ＬＣＨ４を順に出力する。
と同一周期のスタートパルスＳＰ１を、シリアルデータ
入力端で受け取り、これを、クロックＣＫをバッファゲ
ートに通したクロックＣＫ１でシフトさせ、並列出力端
からラッチパルスＬＣＨ１〜ＬＣＨ４を順に出力する。
【０００６】並列Ｎビットのデジタル映像信号Ｄは、レ
ジスタ２２１〜２２４に共通に供給され、ラッチパルス
ＬＣＨ１〜ＬＣＨ４のタイミングでそれぞれレジスタ２
２１〜２２４に保持される。レジスタ２２１〜２２４に
１ライン分の表示データが保持された後に、水平同期信
号ＨＳと同一周期のラッチパルスＬＣＨ５のタイミング
で、レジスタ２２１〜２２４の内容がそれぞれレジスタ
２３１〜２３４に書き込まれ、１水平周期（水平同期信
号ＨＳの１周期）の間保持される。この間、レジスタ２
２１〜２２４に次の表示ライン用のデータが上記同様に
して保持される。
ジスタ２２１〜２２４に共通に供給され、ラッチパルス
ＬＣＨ１〜ＬＣＨ４のタイミングでそれぞれレジスタ２
２１〜２２４に保持される。レジスタ２２１〜２２４に
１ライン分の表示データが保持された後に、水平同期信
号ＨＳと同一周期のラッチパルスＬＣＨ５のタイミング
で、レジスタ２２１〜２２４の内容がそれぞれレジスタ
２３１〜２３４に書き込まれ、１水平周期（水平同期信
号ＨＳの１周期）の間保持される。この間、レジスタ２
２１〜２２４に次の表示ライン用のデータが上記同様に
して保持される。
【０００７】走査ドライバ３０は、バッファゲート３１
〜３４とシフトレジスタ３５とを備えており、シフトレ
ジスタ３５の各ビットの出力端にバッファゲート３１〜
３４の入力端が接続されている。バッファゲート３１〜
３４の出力端はそれぞれ、液晶表示パネル１０の走査ラ
インＹ１〜Ｙ４に接続されている。シフトレジスタ３５
は、そのシリアルデータ入力端に供給される、垂直同期
信号ＶＳと同一周期のスタートパルスＳＰ２を、水平同
期信号ＨＳと同一周期のクロックＣＫ２でシフトさせ
る。
〜３４とシフトレジスタ３５とを備えており、シフトレ
ジスタ３５の各ビットの出力端にバッファゲート３１〜
３４の入力端が接続されている。バッファゲート３１〜
３４の出力端はそれぞれ、液晶表示パネル１０の走査ラ
インＹ１〜Ｙ４に接続されている。シフトレジスタ３５
は、そのシリアルデータ入力端に供給される、垂直同期
信号ＶＳと同一周期のスタートパルスＳＰ２を、水平同
期信号ＨＳと同一周期のクロックＣＫ２でシフトさせ
る。
【０００８】図１３は、上記Ｄ／Ａ変換回路の構成例を
示す。図１３では説明の簡単化のために、入力が３ビッ
トである場合を示している。
示す。図１３では説明の簡単化のために、入力が３ビッ
トである場合を示している。
【０００９】階調電位生成回路２６は、電源電位Ｖ７と
Ｖ０との間の電圧を抵抗Ｒ６〜Ｒ０で分圧した階調電位
（基準電位）Ｖ７〜Ｖ０を出力し、選択回路２４１は入
力データに応答してこれらの１つを選択し出力する。入
力データの各ビットは、１対の相補信号からなり、一般
にビットＤの相補信号を＊Ｄで表す。選択回路２４１
は、ｉ＝０〜７の各々について、スイッチングトランジ
スタＱｉ０〜Ｑｉ２が直列接続されたアナログスイッチ
回路を備え、その一端に階調電位生成回路２６からの階
調電位Ｖｉが供給され、他端が共通に接続されて出力バ
ッファ回路２５１の入力端に接続されている。ｊ＝０〜
２の各々について、スイッチングトランジスタＱｉｊの
ゲートには１ビット選択信号Ｄｊと＊Ｄｊとの一方が供
給される。
Ｖ０との間の電圧を抵抗Ｒ６〜Ｒ０で分圧した階調電位
（基準電位）Ｖ７〜Ｖ０を出力し、選択回路２４１は入
力データに応答してこれらの１つを選択し出力する。入
力データの各ビットは、１対の相補信号からなり、一般
にビットＤの相補信号を＊Ｄで表す。選択回路２４１
は、ｉ＝０〜７の各々について、スイッチングトランジ
スタＱｉ０〜Ｑｉ２が直列接続されたアナログスイッチ
回路を備え、その一端に階調電位生成回路２６からの階
調電位Ｖｉが供給され、他端が共通に接続されて出力バ
ッファ回路２５１の入力端に接続されている。ｊ＝０〜
２の各々について、スイッチングトランジスタＱｉｊの
ゲートには１ビット選択信号Ｄｊと＊Ｄｊとの一方が供
給される。
【００１０】例えば入力データが‘１０１’の場合に
は、スイッチングトランジスタＱ４２、Ｑ５２、Ｑ６
２、Ｑ７２、Ｑ０１、Ｑ１１、Ｑ４１、Ｑ５１、Ｑ１
０、Ｑ３０、Ｑ５０及びＱ７０がオンになり、その他の
スイッチングトランジスタがオフになる。これにより、
スイッチングトランジスタＱ５２、Ｑ５１及びＱ５０の
アナログスイッチ回路のみがオンになって、階調電位Ｖ
５が選択され出力バッファ回路２５１に供給される。
は、スイッチングトランジスタＱ４２、Ｑ５２、Ｑ６
２、Ｑ７２、Ｑ０１、Ｑ１１、Ｑ４１、Ｑ５１、Ｑ１
０、Ｑ３０、Ｑ５０及びＱ７０がオンになり、その他の
スイッチングトランジスタがオフになる。これにより、
スイッチングトランジスタＱ５２、Ｑ５１及びＱ５０の
アナログスイッチ回路のみがオンになって、階調電位Ｖ
５が選択され出力バッファ回路２５１に供給される。
【００１１】図１４（Ａ）は、選択回路２４１のレイア
ウトパターンを示しており、ハッチングを施した部分は
Ｎ型領域、一点鎖線はゲートラインである。図１４
（Ｂ）は、図１４（Ａ）中の１４Ｂ−１４Ｂ線に沿っ
た、絶縁膜を図示省略した断面図である。
ウトパターンを示しており、ハッチングを施した部分は
Ｎ型領域、一点鎖線はゲートラインである。図１４
（Ｂ）は、図１４（Ａ）中の１４Ｂ−１４Ｂ線に沿っ
た、絶縁膜を図示省略した断面図である。
【００１２】
【発明が解決しようとする課題】図１２の液晶表示パネ
ル１０は、実際には例えば、１０２４×７６８カラー画
素であり、各カラー画素はＲ（赤）、Ｇ（緑）及びＢ
（青）の３画素からなる。各画素の階調数を６４（６ビ
ット）とすると、１つのセレクタで６４×６個のスイッ
チングトランジスタを必要とするので、Ｄ／Ａ変換回路
の全セレクタのスイッチングトランジスタ数は１０２４
×３×６４×６＝ １，１７９，６４８個となり、チッ
プ面積又はＬＣＤパネル周辺部面積増大の原因となる。
ル１０は、実際には例えば、１０２４×７６８カラー画
素であり、各カラー画素はＲ（赤）、Ｇ（緑）及びＢ
（青）の３画素からなる。各画素の階調数を６４（６ビ
ット）とすると、１つのセレクタで６４×６個のスイッ
チングトランジスタを必要とするので、Ｄ／Ａ変換回路
の全セレクタのスイッチングトランジスタ数は１０２４
×３×６４×６＝ １，１７９，６４８個となり、チッ
プ面積又はＬＣＤパネル周辺部面積増大の原因となる。
【００１３】また、この場合、各階調電位供給線が１０
２４×３個の選択回路の階調電位入力端に接続され、全
選択回路に同時に電流が流れるので、階調電位供給線に
流れる電流が比較的多く、このため、その抵抗成分によ
り水平方向位置に応じて階調電位が低下し、表示品質が
低下する。これを防止するために、６４本の階調電位供
給線の幅を広くすると、階調電位供給線のピッチが大き
くなってチップ面積が増大する。
２４×３個の選択回路の階調電位入力端に接続され、全
選択回路に同時に電流が流れるので、階調電位供給線に
流れる電流が比較的多く、このため、その抵抗成分によ
り水平方向位置に応じて階調電位が低下し、表示品質が
低下する。これを防止するために、６４本の階調電位供
給線の幅を広くすると、階調電位供給線のピッチが大き
くなってチップ面積が増大する。
【００１４】一般には、配線を多層化することにより配
線領域を狭くすることができる。多層配線の場合、上下
に隣り合う層の配線が互いに直角な方向であるので、液
晶表示装置のデータドライバのように多数本の階調電位
供給線が密集して並置されている場合にはこれを適用す
ることができない。
線領域を狭くすることができる。多層配線の場合、上下
に隣り合う層の配線が互いに直角な方向であるので、液
晶表示装置のデータドライバのように多数本の階調電位
供給線が密集して並置されている場合にはこれを適用す
ることができない。
【００１５】特開平３−２１８０５２号公報には、マス
タースライス方式により製造される半導体集積回路にお
いて、格子状の電源配線を、上下に隣り合うように２層
形成することにより、１層のみ形成する場合よりも電源
配線の幅を広くして電源電位の変動を低減可能であるこ
とが開示されている。
タースライス方式により製造される半導体集積回路にお
いて、格子状の電源配線を、上下に隣り合うように２層
形成することにより、１層のみ形成する場合よりも電源
配線の幅を広くして電源電位の変動を低減可能であるこ
とが開示されている。
【００１６】しかし、液晶表示装置のデータドライバの
ように多数本の階調電位供給線が密集して並置されてい
る場合に、単に上下に隣り合うように配線を形成し且つ
同一ピッチで並置しても、第３層配線を隣合う第３層配
線間へ分岐させた後に第２層及び第１層の配線を介して
選択回路の階調電位入力端に接続しなければならいの
で、デザインルール上、第２及び第３層の配線ピッチ
を、第２層ののみに配線を形成した場合の２倍にしなけ
ればならず、配線領域の面積低減化ができない。
ように多数本の階調電位供給線が密集して並置されてい
る場合に、単に上下に隣り合うように配線を形成し且つ
同一ピッチで並置しても、第３層配線を隣合う第３層配
線間へ分岐させた後に第２層及び第１層の配線を介して
選択回路の階調電位入力端に接続しなければならいの
で、デザインルール上、第２及び第３層の配線ピッチ
を、第２層ののみに配線を形成した場合の２倍にしなけ
ればならず、配線領域の面積低減化ができない。
【００１７】本発明の目的は、このような問題点に鑑
み、基板に同一回路が複数並設され複数の電位を該回路
に供給する配線が回路上に密集して並設されている場合
に、多層配線により配線領域の面積を低減することが可
能な半導体装置及び表示装置を提供することにある。
み、基板に同一回路が複数並設され複数の電位を該回路
に供給する配線が回路上に密集して並設されている場合
に、多層配線により配線領域の面積を低減することが可
能な半導体装置及び表示装置を提供することにある。
【００１８】
【課題を解決するための手段及びその作用効果】請求項
１では、基板に同一回路が複数並設され、複数の電位を
該回路に供給する配線が該回路の上方に敷設されている
半導体装置において、該配線は、上下に隣り合う第２層
幹配線と第３層幹配線とから成る上下幹配線対を複数有
し、隣り合う２つ又は３つの該上下幹配線対の配線グル
ープが複数並設され、同一配線グループ内かつ該回路に
接続された部分の同層幹配線間隔が配線グループ間のそ
れの略２倍（略２倍には、ちょうど２倍が含まれる。）
であり、該第３層幹配線はその配線グループ内の隣り合
う第３層幹配線間へ分岐し層間コンタクトを介して、該
第２層幹配線と並行した第２層中間配線に接続されてい
る。
１では、基板に同一回路が複数並設され、複数の電位を
該回路に供給する配線が該回路の上方に敷設されている
半導体装置において、該配線は、上下に隣り合う第２層
幹配線と第３層幹配線とから成る上下幹配線対を複数有
し、隣り合う２つ又は３つの該上下幹配線対の配線グル
ープが複数並設され、同一配線グループ内かつ該回路に
接続された部分の同層幹配線間隔が配線グループ間のそ
れの略２倍（略２倍には、ちょうど２倍が含まれる。）
であり、該第３層幹配線はその配線グループ内の隣り合
う第３層幹配線間へ分岐し層間コンタクトを介して、該
第２層幹配線と並行した第２層中間配線に接続されてい
る。
【００１９】この半導体装置によれば、従来のように第
２層配線のみを同一ピッチで並置した場合、又は、第２
及び第３層配線を一様に該ピッチの２倍のピッチで並置
した場合よりも、同一配線領域で多くの電位供給線を敷
設することができる。換言すれば、配線領域の面積を従
来よりも低減して、半導体チップやＴＦＴを用いた表示
パネル周囲部の面積を低減することができる。
２層配線のみを同一ピッチで並置した場合、又は、第２
及び第３層配線を一様に該ピッチの２倍のピッチで並置
した場合よりも、同一配線領域で多くの電位供給線を敷
設することができる。換言すれば、配線領域の面積を従
来よりも低減して、半導体チップやＴＦＴを用いた表示
パネル周囲部の面積を低減することができる。
【００２０】請求項２では、請求項１において、上記配
線グループは、配線方向に沿って、上記回路の電位入力
端に接続された接続部と接続されていない非接続部とを
有し、接続部内の同層幹配線間隔は非接続部内のそれの
略２倍である。
線グループは、配線方向に沿って、上記回路の電位入力
端に接続された接続部と接続されていない非接続部とを
有し、接続部内の同層幹配線間隔は非接続部内のそれの
略２倍である。
【００２１】この半導体装置によれば、非接続部内の同
層幹配線間隔を接続部内のそれと同一にし、すなわち幹
配線を接続部と非接続部の間で屈曲させずにストレート
にした場合よりも、配線と直角な方向の配線領域幅が狭
くなって、配線領域の面積がさらに低減される。
層幹配線間隔を接続部内のそれと同一にし、すなわち幹
配線を接続部と非接続部の間で屈曲させずにストレート
にした場合よりも、配線と直角な方向の配線領域幅が狭
くなって、配線領域の面積がさらに低減される。
【００２２】請求項３の半導体装置では、請求項２にお
いて、上記幹配線の方向と直角な方向について上記接続
部の電位の組と上記非接続部の電位の組とが異なる電位
生成回路から供給されるものである。
いて、上記幹配線の方向と直角な方向について上記接続
部の電位の組と上記非接続部の電位の組とが異なる電位
生成回路から供給されるものである。
【００２３】両組は、同一の電位生成回路から供給され
るものであってもよい。
るものであってもよい。
【００２４】請求項４の半導体装置では、請求項３にお
いて、上記幹配線の方向に隣り合う上記接続部と上記非
接続部とに対応した上記選択回路が該幹配線の方向と直
角な方向へ互いにずれている。
いて、上記幹配線の方向に隣り合う上記接続部と上記非
接続部とに対応した上記選択回路が該幹配線の方向と直
角な方向へ互いにずれている。
【００２５】この半導体装置によれば、ずれていない場
合よりも配線領域の面積を低減することができる。
合よりも配線領域の面積を低減することができる。
【００２６】請求項５の半導体装置では、請求項１乃至
４のいずれか１つにおいて、上記接続部の上記第２層幹
配線の少なくとも１つは、この接続部内の隣り合う２つ
の上記第２層幹配線の間へ分岐し、さらに層間コンタク
トを介し第１層配線に接続されている。
４のいずれか１つにおいて、上記接続部の上記第２層幹
配線の少なくとも１つは、この接続部内の隣り合う２つ
の上記第２層幹配線の間へ分岐し、さらに層間コンタク
トを介し第１層配線に接続されている。
【００２７】請求項６の半導体装置では、請求項１乃至
４のいずれか１つにおいて、上記接続部の上記第２層幹
配線の少なくとも１つは、層間コンタクトを介し直下の
第１層配線に接続されている。
４のいずれか１つにおいて、上記接続部の上記第２層幹
配線の少なくとも１つは、層間コンタクトを介し直下の
第１層配線に接続されている。
【００２８】請求項７の半導体装置では、請求項５又は
６において、上記第１層配線は、基板コンタクトを介し
て上記回路の電位入力端に接続されている。
６において、上記第１層配線は、基板コンタクトを介し
て上記回路の電位入力端に接続されている。
【００２９】請求項８の半導体装置では、請求項１乃至
４のいずれか１つにおいて、上記接続部の上記第２層中
間線の少なくとも１つは、層間コンタクトを介し直下
の、該第２層中間線と並行し該第２層中間線と上下に隣
り合う第１層中間配線に接続されている。
４のいずれか１つにおいて、上記接続部の上記第２層中
間線の少なくとも１つは、層間コンタクトを介し直下
の、該第２層中間線と並行し該第２層中間線と上下に隣
り合う第１層中間配線に接続されている。
【００３０】この半導体装置によれば、局所的な配線領
域の面積を低減することができ、他の配線で使用可能な
配線領域が増加する。
域の面積を低減することができ、他の配線で使用可能な
配線領域が増加する。
【００３１】請求項９の半導体装置では、請求項７にお
いて、上記第１層中間配線は、基板コンタクトを介して
直下の、上記回路の電位入力端に接続されている。
いて、上記第１層中間配線は、基板コンタクトを介して
直下の、上記回路の電位入力端に接続されている。
【００３２】この半導体装置によれば、局所的な配線領
域の面積をさらに低減することができる。
域の面積をさらに低減することができる。
【００３３】請求項１０の半導体装置では、請求項１乃
至９のいずれか１つにおいて、上記回路は、選択回路で
あり、ｎビットの上記入力データのうちの１ビットに応
答して、２入力の一方を選択する２n-1個の２入力選択
回路と、該ｎビットのうちの該１ビットを除く入力デー
タに応答して、該２n-1個の２入力選択回路の各々で選
択された信号の１つを選択する２n-1入力選択回路とを
有し、該２n-1個の２入力選択回路の各々は、該１ビッ
トによりオン／オフ制御され、一端に該２入力の一方が
供給されるスイッチングトランジスタと、該１ビットに
より、該第１スイッチングトランジスタとオン／オフ状
態が逆になるように制御され、一端に該２入力の他方が
供給され、他端が該第１スイッチングトランジスタの他
端に接続され、該スイッチングトランジスタと同一行に
配置された相補スイッチングトランジスタとを有し、該
２n-1個の２入力選択回路が並列して配置されている。
至９のいずれか１つにおいて、上記回路は、選択回路で
あり、ｎビットの上記入力データのうちの１ビットに応
答して、２入力の一方を選択する２n-1個の２入力選択
回路と、該ｎビットのうちの該１ビットを除く入力デー
タに応答して、該２n-1個の２入力選択回路の各々で選
択された信号の１つを選択する２n-1入力選択回路とを
有し、該２n-1個の２入力選択回路の各々は、該１ビッ
トによりオン／オフ制御され、一端に該２入力の一方が
供給されるスイッチングトランジスタと、該１ビットに
より、該第１スイッチングトランジスタとオン／オフ状
態が逆になるように制御され、一端に該２入力の他方が
供給され、他端が該第１スイッチングトランジスタの他
端に接続され、該スイッチングトランジスタと同一行に
配置された相補スイッチングトランジスタとを有し、該
２n-1個の２入力選択回路が並列して配置されている。
【００３４】この半導体装置によれば、２n-1個の２入
力選択回路により選択すべき信号数が半減するので、半
減したその信号の１つを２n-1入力選択回路で選択すれ
ばよく、選択回路のスイッチングトランジスタ数が従来
よりも大幅に低減され、チップ面積等をさらに低減する
ことができる。
力選択回路により選択すべき信号数が半減するので、半
減したその信号の１つを２n-1入力選択回路で選択すれ
ばよく、選択回路のスイッチングトランジスタ数が従来
よりも大幅に低減され、チップ面積等をさらに低減する
ことができる。
【００３５】請求項１１の半導体装置では、請求項１０
において、上記選択回路の出力端に、出力バッファ回路
が接続されている。
において、上記選択回路の出力端に、出力バッファ回路
が接続されている。
【００３６】請求項１２の半導体装置では、請求項１１
において、表示装置用データドライバである。
において、表示装置用データドライバである。
【００３７】請求項１３の半導体装置では、請求項１２
において、上記半導体装置は、ガラス基板上にＴＦＴを
用いて形成されている。
において、上記半導体装置は、ガラス基板上にＴＦＴを
用いて形成されている。
【００３８】請求項１４の表示装置では、複数の走査ラ
インのうち選択されたものでスイッチングトランジスタ
がオンになってデータラインの電位が該スイッチングト
ランジスタを介し表示画素の選択行の表示電極に印加さ
れるマトリックス型表示パネルと、該データラインに該
電位を印加し、表示しようとする画像の１水平期間毎に
該電位を更新する請求項１２記載のデータドライバと、
該複数の走査ラインに対し線順次に走査パルスを供給す
る走査ドライバとを有する。
インのうち選択されたものでスイッチングトランジスタ
がオンになってデータラインの電位が該スイッチングト
ランジスタを介し表示画素の選択行の表示電極に印加さ
れるマトリックス型表示パネルと、該データラインに該
電位を印加し、表示しようとする画像の１水平期間毎に
該電位を更新する請求項１２記載のデータドライバと、
該複数の走査ラインに対し線順次に走査パルスを供給す
る走査ドライバとを有する。
【００３９】請求項１５の表示装置では、請求項１４に
おいて、上記表示表示パネルは液晶表示パネルである。
おいて、上記表示表示パネルは液晶表示パネルである。
【００４０】
【発明の実施の形態】以下、図面に基づいて本発明の実
施形態を説明する。
施形態を説明する。
【００４１】［第１実施形態］図１は、図１３に対応し
た本発明の第１実施形態のＤ／Ａ変換回路を示す。
た本発明の第１実施形態のＤ／Ａ変換回路を示す。
【００４２】階調電位生成回路２６は、階調電位Ｖ７と
Ｖ０との間の電圧を抵抗Ｒ６〜Ｒ０で分圧した階調電位
Ｖ７〜Ｖ０を出力し、選択回路２４Ａは入力力データ
（３ビット選択信号）に応答してこれらの１つを選択し
出力する。
Ｖ０との間の電圧を抵抗Ｒ６〜Ｒ０で分圧した階調電位
Ｖ７〜Ｖ０を出力し、選択回路２４Ａは入力力データ
（３ビット選択信号）に応答してこれらの１つを選択し
出力する。
【００４３】選択回路２４Ａは、例えば図１２中の選択
回路２４１の替わりに用いられ、図１２中の選択回路２
４２〜２４４についても同様である。
回路２４１の替わりに用いられ、図１２中の選択回路２
４２〜２４４についても同様である。
【００４４】選択回路２４Ａは、入力データの上位１ビ
ットの相補データ（１ビット選択信号）Ｄ２及び＊Ｄ２
に応答して階調電位Ｖ０〜Ｖ３とＶ４〜Ｖ７との一方を
選択する２入力選択回路５０〜５３からなる回路と、入
力データの下位２ビットの相補データＤ１、＊Ｄ１、Ｄ
０及びＤ０に応答してこの回路の出力の１つを選択する
４入力選択回路２４Ｘとからなる。
ットの相補データ（１ビット選択信号）Ｄ２及び＊Ｄ２
に応答して階調電位Ｖ０〜Ｖ３とＶ４〜Ｖ７との一方を
選択する２入力選択回路５０〜５３からなる回路と、入
力データの下位２ビットの相補データＤ１、＊Ｄ１、Ｄ
０及びＤ０に応答してこの回路の出力の１つを選択する
４入力選択回路２４Ｘとからなる。
【００４５】選択回路２４Ａは、図１３中の選択回路２
４１と次のような関係になっている。
４１と次のような関係になっている。
【００４６】図１３中の選択回路２４１のスイッチング
トランジスタアレイの第４及び第８行について、スイッ
チングトランジスタＱ４０及びＱ００は共に、ゲートラ
イン＊Ｇ０に供給される信号＊Ｄ０によりオン／オフ制
御され、スイッチングトランジスタＱ４１及びＱ０１は
共に、ゲートライン＊Ｇ１に供給される信号＊Ｄ１によ
りオン／オフ制御される。これに対し、スイッチングト
ランジスタＱ４２及びＱ０２はそれぞれゲートラインＧ
２及び＊Ｇ２に供給される信号Ｄ２及び＊Ｄ２によりオ
ン／オフ制御される。そこで、図１の選択回路２４Ａで
は、スイッチングトランジスタＱ４１とＱ４２の間のノ
ードにスイッチングトランジスタＱ０２の一端が接続さ
れ、これにより図１３のスイッチングトランジスタＱ０
０及びＱ０１が省略されている。スイッチングトランジ
スタＱ４２とＱ０２とで、階調電位Ｖ４とＶ０との一方
を選択する２入力選択回路５０が構成されている。
トランジスタアレイの第４及び第８行について、スイッ
チングトランジスタＱ４０及びＱ００は共に、ゲートラ
イン＊Ｇ０に供給される信号＊Ｄ０によりオン／オフ制
御され、スイッチングトランジスタＱ４１及びＱ０１は
共に、ゲートライン＊Ｇ１に供給される信号＊Ｄ１によ
りオン／オフ制御される。これに対し、スイッチングト
ランジスタＱ４２及びＱ０２はそれぞれゲートラインＧ
２及び＊Ｇ２に供給される信号Ｄ２及び＊Ｄ２によりオ
ン／オフ制御される。そこで、図１の選択回路２４Ａで
は、スイッチングトランジスタＱ４１とＱ４２の間のノ
ードにスイッチングトランジスタＱ０２の一端が接続さ
れ、これにより図１３のスイッチングトランジスタＱ０
０及びＱ０１が省略されている。スイッチングトランジ
スタＱ４２とＱ０２とで、階調電位Ｖ４とＶ０との一方
を選択する２入力選択回路５０が構成されている。
【００４７】同様に図１では、スイッチングトランジス
タＱ５１とＱ５２との間のノードにスイッチングトラン
ジスタＱ１２の一端が接続され、これにより図１３のス
イッチングトランジスタＱ１０及びＱ１１が省略され、
スイッチングトランジスタＱ６１とＱ６２との間のノー
ドにスイッチングトランジスタＱ２２の一端が接続さ
れ、これにより図１３のスイッチングトランジスタＱ２
０及びＱ２１が省略され、スイッチングトランジスタＱ
７１とＱ７２との間のノードにスイッチングトランジス
タＱ３２の一端が接続され、これにより図１３のスイッ
チングトランジスタＱ３０及びＱ３１が省略されてい
る。スイッチングトランジスタＱ５２とＱ１２とで、階
調電位Ｖ５とＶ１との一方を選択する２入力選択回路５
１が構成され、スイッチングトランジスタＱ６２とＱ２
２とで、階調電位Ｖ６とＶ２との一方を選択する２入力
選択回路５２が構成され、スイッチングトランジスタＱ
７２とＱ３２とで、階調電位Ｖ６とＶ３との一方を選択
する２入力選択回路５３が構成されている。
タＱ５１とＱ５２との間のノードにスイッチングトラン
ジスタＱ１２の一端が接続され、これにより図１３のス
イッチングトランジスタＱ１０及びＱ１１が省略され、
スイッチングトランジスタＱ６１とＱ６２との間のノー
ドにスイッチングトランジスタＱ２２の一端が接続さ
れ、これにより図１３のスイッチングトランジスタＱ２
０及びＱ２１が省略され、スイッチングトランジスタＱ
７１とＱ７２との間のノードにスイッチングトランジス
タＱ３２の一端が接続され、これにより図１３のスイッ
チングトランジスタＱ３０及びＱ３１が省略されてい
る。スイッチングトランジスタＱ５２とＱ１２とで、階
調電位Ｖ５とＶ１との一方を選択する２入力選択回路５
１が構成され、スイッチングトランジスタＱ６２とＱ２
２とで、階調電位Ｖ６とＶ２との一方を選択する２入力
選択回路５２が構成され、スイッチングトランジスタＱ
７２とＱ３２とで、階調電位Ｖ６とＶ３との一方を選択
する２入力選択回路５３が構成されている。
【００４８】信号＊Ｄ０が供給されるゲートライン＊Ｇ
０は、スイッチングトランジスタＱ６０及びＱ４０に共
通であり、信号Ｄ０が供給されるゲートラインＧ０は、
スイッチングトランジスタＱ７０及びＱ５０に共通であ
り、信号＊Ｄ１が供給されるゲートライン＊Ｇ１は、ス
イッチングトランジスタＱ５１及びＱ４１に共通であ
り、信号Ｄ１が供給されるゲートラインＧ１は、スイッ
チングトランジスタＱ７１及びＱ６１に共通であり、信
号＊Ｄ２が供給されるゲートライン＊Ｇ２は、スイッチ
ングトランジスタＱ３２、Ｑ２２、Ｑ１２及びＱ０２に
共通であり、信号Ｄ２が供給されるゲートラインＧ２
は、スイッチングトランジスタＱ７２、Ｑ６２、Ｑ５２
及びＱ４２に共通である。
０は、スイッチングトランジスタＱ６０及びＱ４０に共
通であり、信号Ｄ０が供給されるゲートラインＧ０は、
スイッチングトランジスタＱ７０及びＱ５０に共通であ
り、信号＊Ｄ１が供給されるゲートライン＊Ｇ１は、ス
イッチングトランジスタＱ５１及びＱ４１に共通であ
り、信号Ｄ１が供給されるゲートラインＧ１は、スイッ
チングトランジスタＱ７１及びＱ６１に共通であり、信
号＊Ｄ２が供給されるゲートライン＊Ｇ２は、スイッチ
ングトランジスタＱ３２、Ｑ２２、Ｑ１２及びＱ０２に
共通であり、信号Ｄ２が供給されるゲートラインＧ２
は、スイッチングトランジスタＱ７２、Ｑ６２、Ｑ５２
及びＱ４２に共通である。
【００４９】選択回路２４Ａで選択された基準電位は、
電位ＶＤ１として出力バッファ回路２５１に供給され
る。出力バッファ回路２５１は例えば、ボルテージホロ
ア又はソースホロア回路であり、出力バッファ回路２５
１の出力端に接続されたデータラインＸ１の電位ＶＸ１
は、電位ＶＤ１とほぼ同一又は電位ＶＤ１を所定電圧シ
フトさせたものである。
電位ＶＤ１として出力バッファ回路２５１に供給され
る。出力バッファ回路２５１は例えば、ボルテージホロ
ア又はソースホロア回路であり、出力バッファ回路２５
１の出力端に接続されたデータラインＸ１の電位ＶＸ１
は、電位ＶＤ１とほぼ同一又は電位ＶＤ１を所定電圧シ
フトさせたものである。
【００５０】上記構成において、信号Ｄ１及びＤ０が高
レベルの場合、スイッチングトランジスタＱ７１及びＱ
７０がオンになり、さらに信号Ｄ２が高レベルの場合に
はスイッチングトランジスタＱ７２がオンになって階調
電位Ｖ７が選択され、逆に信号Ｄ２が低レベルの場合に
はスイッチングトランジスタＱ３２がオンになって階調
電位Ｖ３が選択される。すなわち、（Ｄ１，Ｄ０）＝
（１，１）の場合には、Ｄ２＝‘１’のとき階調電位Ｖ
７が選択され、Ｄ２＝‘０’のとき階調電位Ｖ３が選択
される。同様に、（Ｄ１，Ｄ０）＝（１，０）の場合に
は、Ｄ２＝‘１’のとき階調電位Ｖ６が選択され、Ｄ２
＝‘０’のとき階調電位Ｖ２が選択される。（Ｄ１，Ｄ
０）＝（０，１）の場合には、Ｄ２＝‘１’のとき階調
電位Ｖ５が選択され、Ｄ２＝‘０’のとき階調電位Ｖ１
が選択される。（Ｄ１，Ｄ０）＝（０，０）の場合に
は、Ｄ２＝‘１’のとき階調電位Ｖ４が選択され、Ｄ２
＝‘０’のとき階調電位Ｖ０が選択される。
レベルの場合、スイッチングトランジスタＱ７１及びＱ
７０がオンになり、さらに信号Ｄ２が高レベルの場合に
はスイッチングトランジスタＱ７２がオンになって階調
電位Ｖ７が選択され、逆に信号Ｄ２が低レベルの場合に
はスイッチングトランジスタＱ３２がオンになって階調
電位Ｖ３が選択される。すなわち、（Ｄ１，Ｄ０）＝
（１，１）の場合には、Ｄ２＝‘１’のとき階調電位Ｖ
７が選択され、Ｄ２＝‘０’のとき階調電位Ｖ３が選択
される。同様に、（Ｄ１，Ｄ０）＝（１，０）の場合に
は、Ｄ２＝‘１’のとき階調電位Ｖ６が選択され、Ｄ２
＝‘０’のとき階調電位Ｖ２が選択される。（Ｄ１，Ｄ
０）＝（０，１）の場合には、Ｄ２＝‘１’のとき階調
電位Ｖ５が選択され、Ｄ２＝‘０’のとき階調電位Ｖ１
が選択される。（Ｄ１，Ｄ０）＝（０，０）の場合に
は、Ｄ２＝‘１’のとき階調電位Ｖ４が選択され、Ｄ２
＝‘０’のとき階調電位Ｖ０が選択される。
【００５１】選択回路２４Ａのチップ上面積をできるだ
け狭くするために、スイッチングトランジスタＱ０２
は、スイッチングトランジスタＱ４０、Ｑ４１及びＱ４
２と同一行に配置され、かつ、スイッチングトランジス
タＱ４２の隣に配置されている。他のトランジスタ行に
ついても同様である。
け狭くするために、スイッチングトランジスタＱ０２
は、スイッチングトランジスタＱ４０、Ｑ４１及びＱ４
２と同一行に配置され、かつ、スイッチングトランジス
タＱ４２の隣に配置されている。他のトランジスタ行に
ついても同様である。
【００５２】図１３の選択回路２４１のスイッチングト
ランジスタ数が３×８＝２４であるのに対し、図１のそ
れは（３＋１）×（８／２）＝１６である。このような
選択回路を６４階調表示の液晶表示パネルのデータドラ
イバに適用した場合、スイッチングトランジスタ数は従
来の（（６４／２）×（６＋１））／（６４×６）＝７
／１２となる。このように、本第１実施形態によれば、
選択回路のスイッチングトランジスタ数が従来よりも大
幅に低減される。
ランジスタ数が３×８＝２４であるのに対し、図１のそ
れは（３＋１）×（８／２）＝１６である。このような
選択回路を６４階調表示の液晶表示パネルのデータドラ
イバに適用した場合、スイッチングトランジスタ数は従
来の（（６４／２）×（６＋１））／（６４×６）＝７
／１２となる。このように、本第１実施形態によれば、
選択回路のスイッチングトランジスタ数が従来よりも大
幅に低減される。
【００５３】また、この低減と、２入力選択回路５０〜
５３がいずれも１行となっていることから、図２に示す
選択回路２４Ａのトランジスタ専有面積が、図１４
（Ａ）のそれよりも大幅に低減され、これにより、選択
回路２４Ａを用いた半導体装置のチップ面積及び液晶表
示パネル周囲の非表示部面積が低減される。
５３がいずれも１行となっていることから、図２に示す
選択回路２４Ａのトランジスタ専有面積が、図１４
（Ａ）のそれよりも大幅に低減され、これにより、選択
回路２４Ａを用いた半導体装置のチップ面積及び液晶表
示パネル周囲の非表示部面積が低減される。
【００５４】しかし、階調電位供給線の本数は従来と同
一であるので、チップ面積を低減するためにはその階調
電位供給線の配線領域を狭くする必要がある。
一であるので、チップ面積を低減するためにはその階調
電位供給線の配線領域を狭くする必要がある。
【００５５】図２は、データドライバ内に並置された２
つの選択回路２４Ａ及び２４Ｂのチップ上レイアウトパ
ターンを示す。
つの選択回路２４Ａ及び２４Ｂのチップ上レイアウトパ
ターンを示す。
【００５６】点線のハッチングが施された部分は、ＮＭ
ＯＳトランジスタのソース又はドレインを構成するＮ型
領域を示している。
ＯＳトランジスタのソース又はドレインを構成するＮ型
領域を示している。
【００５７】選択回路２４Ｂは、選択回路２４Ａをその
階調電位供給線の方向と直角な方向の直線Ｙに関し対称
移動し、さらに直線Ｙ方向へシフトしたパターンとなっ
ている。図２中の太線パターンは階調電位供給線であ
り、そのいずれも上下に隣り合う第２層配線と第３層配
線とからなる。図２中の例えばＶ３／Ｖ２は、第３層及
び第２層の階調電位供給線の電位がそれぞれＶ３及びＶ
２であることを示している。配線抵抗による電圧降下を
小さくするために、階調電位生成回路は半導体チップの
中央部に形成され、階調電位供給線が両側に延びてい
る。
階調電位供給線の方向と直角な方向の直線Ｙに関し対称
移動し、さらに直線Ｙ方向へシフトしたパターンとなっ
ている。図２中の太線パターンは階調電位供給線であ
り、そのいずれも上下に隣り合う第２層配線と第３層配
線とからなる。図２中の例えばＶ３／Ｖ２は、第３層及
び第２層の階調電位供給線の電位がそれぞれＶ３及びＶ
２であることを示している。配線抵抗による電圧降下を
小さくするために、階調電位生成回路は半導体チップの
中央部に形成され、階調電位供給線が両側に延びてい
る。
【００５８】図２中の階調電位供給線について、上から
２つの上下幹配線対は選択回路２４Ａに接続されている
が、選択回路２４Ｂには接続されていない。すなわち、
この配線対は、選択回路２４Ａで接続部となっている
が、選択回路２４Ｂで非接続部となっている。非接続部
の同層配線間隔は、配線方向と直角な方向への分岐がな
いので、デザインルールを満たす最小距離ｄ（接続部の
それの半分）になっている。図２中の階調電位供給線の
上から３番目と４番目については逆に、選択回路２４Ａ
及び２４Ｂでそれぞれ非接続部及び接続部となってい
る。この接続部で選択回路２４Ｂに供給される階調電位
の組は、選択回路２４Ａの上記接続部に供給されるもの
と同一であっても、異なってもよい。例えば、一方の組
の隣り合う階調電位の中間に、他方の組の階調電位が存
在する。すなわち、選択回路２４Ａと２４Ｂとで異なる
系統の階調電位供給線が用いられ、両系統は同一又は異
なる階調電位生成回路の電位出力端に接続されている。
２つの上下幹配線対は選択回路２４Ａに接続されている
が、選択回路２４Ｂには接続されていない。すなわち、
この配線対は、選択回路２４Ａで接続部となっている
が、選択回路２４Ｂで非接続部となっている。非接続部
の同層配線間隔は、配線方向と直角な方向への分岐がな
いので、デザインルールを満たす最小距離ｄ（接続部の
それの半分）になっている。図２中の階調電位供給線の
上から３番目と４番目については逆に、選択回路２４Ａ
及び２４Ｂでそれぞれ非接続部及び接続部となってい
る。この接続部で選択回路２４Ｂに供給される階調電位
の組は、選択回路２４Ａの上記接続部に供給されるもの
と同一であっても、異なってもよい。例えば、一方の組
の隣り合う階調電位の中間に、他方の組の階調電位が存
在する。すなわち、選択回路２４Ａと２４Ｂとで異なる
系統の階調電位供給線が用いられ、両系統は同一又は異
なる階調電位生成回路の電位出力端に接続されている。
【００５９】図２中の選択回路２４Ａ上の上から第５〜
８番目の階調電位供給線のパターンは、上から第１〜４
番目のそれと同一である。この点は、選択回路２４Ｂ上
のパターンについても同様である。
８番目の階調電位供給線のパターンは、上から第１〜４
番目のそれと同一である。この点は、選択回路２４Ｂ上
のパターンについても同様である。
【００６０】図３（Ａ）は、図２中の選択回路２４Ａの
上半分の拡大図である。図３（Ｂ）は、図３（Ａ）中の
３Ｂ−３Ｂ線に沿った断面図である。図４（Ａ）〜
（Ｄ）はそれぞれ、図３（Ａ）中の４Ａ−４Ａ、４Ｂ−
４Ｂ、４Ｃ−４Ｃ及び４Ｄ−４Ｄ線に沿った断面図であ
る。これらの断面図ではいずれも、半導体基板６０の上
方の絶縁層が図示省略されている。
上半分の拡大図である。図３（Ｂ）は、図３（Ａ）中の
３Ｂ−３Ｂ線に沿った断面図である。図４（Ａ）〜
（Ｄ）はそれぞれ、図３（Ａ）中の４Ａ−４Ａ、４Ｂ−
４Ｂ、４Ｃ−４Ｃ及び４Ｄ−４Ｄ線に沿った断面図であ
る。これらの断面図ではいずれも、半導体基板６０の上
方の絶縁層が図示省略されている。
【００６１】図中、Ｌ１〜Ｌ３はそれぞれ第１〜３配線
層を示している。また、階調電位供給線の分岐していな
い幹部（幹配線）には、一般に電位Ｖｉが供給される配
線に符号Ｓｉ０を付し、この幹配線から分岐し又はさら
に接続されている第ｊ層配線に符号Ｓｉｊを付してい
る。
層を示している。また、階調電位供給線の分岐していな
い幹部（幹配線）には、一般に電位Ｖｉが供給される配
線に符号Ｓｉ０を付し、この幹配線から分岐し又はさら
に接続されている第ｊ層配線に符号Ｓｉｊを付してい
る。
【００６２】図３（Ｂ）中、６１〜６６は、Ｐ型基板６
０上に形成されたＮ型領域である。例えばスイッチング
トランジスタＱ７０は、Ｎ型領域６１と、Ｎ型領域６２
と、Ｎ型領域６１と６２の間のＰ型領域と、その上方の
ゲート酸化膜及びゲートライン＊Ｇ０とで構成されてい
る。
０上に形成されたＮ型領域である。例えばスイッチング
トランジスタＱ７０は、Ｎ型領域６１と、Ｎ型領域６２
と、Ｎ型領域６１と６２の間のＰ型領域と、その上方の
ゲート酸化膜及びゲートライン＊Ｇ０とで構成されてい
る。
【００６３】第１配線層Ｌ１の配線６７は、Ｎ型領域６
３と６５との間を接続するためのものであり、これによ
り、図１のスイッチングトランジスタＱ３２とＱ７２の
出力端間が接続される。
３と６５との間を接続するためのものであり、これによ
り、図１のスイッチングトランジスタＱ３２とＱ７２の
出力端間が接続される。
【００６４】第１行のＮ型領域６４及び６６にはそれぞ
れ、第３配線層Ｌ３の隣り合う幹配線３０及びＳ７０か
らの電位Ｖ３及びＶ７が供給される。
れ、第３配線層Ｌ３の隣り合う幹配線３０及びＳ７０か
らの電位Ｖ３及びＶ７が供給される。
【００６５】すなわち、幹配線３０から、隣の幹配線７
０へ向けて配線Ｓ３３が分岐し、その先端部が層間コン
タクトを介して下層の中間配線Ｓ３２に接続されてい
る。配線Ｓ３２は、隣の幹配線２０及びＳ６０と距離ｄ
を確保するために、これらと平行になっている。中間配
線Ｓ３２の先端部は、層間コンタクトを介して下層の配
線Ｓ３１に接続されている。局所的な配線領域の面積低
減化により、他の配線で使用可能な配線領域を増加させ
るために、配線Ｓ３１は中間配線Ｓ３２と上下に隣り合
っており、そのサイズも配線Ｓ３２と同一である。配線
Ｓ３１の先端部は基板コンタクトを介して下方のＮ型領
域６４に接続されている。これにより、図１のスイッチ
ングトランジスタＱ３２の階調電位入力端に電位Ｖ３が
供給される。同様に、幹配線７０は、配線Ｓ７３、層間
コンタクト、配線Ｓ７２、層間コンタクト、配線Ｓ７１
及び基板コンタクトを介してＮ型領域６６に接続され、
これにより、図１のスイッチングトランジスタＱ７２の
階調電位入力端に電位Ｖ７が供給される。
０へ向けて配線Ｓ３３が分岐し、その先端部が層間コン
タクトを介して下層の中間配線Ｓ３２に接続されてい
る。配線Ｓ３２は、隣の幹配線２０及びＳ６０と距離ｄ
を確保するために、これらと平行になっている。中間配
線Ｓ３２の先端部は、層間コンタクトを介して下層の配
線Ｓ３１に接続されている。局所的な配線領域の面積低
減化により、他の配線で使用可能な配線領域を増加させ
るために、配線Ｓ３１は中間配線Ｓ３２と上下に隣り合
っており、そのサイズも配線Ｓ３２と同一である。配線
Ｓ３１の先端部は基板コンタクトを介して下方のＮ型領
域６４に接続されている。これにより、図１のスイッチ
ングトランジスタＱ３２の階調電位入力端に電位Ｖ３が
供給される。同様に、幹配線７０は、配線Ｓ７３、層間
コンタクト、配線Ｓ７２、層間コンタクト、配線Ｓ７１
及び基板コンタクトを介してＮ型領域６６に接続され、
これにより、図１のスイッチングトランジスタＱ７２の
階調電位入力端に電位Ｖ７が供給される。
【００６６】第２行のＮ型領域６８及び６９にはそれぞ
れ、第２配線層Ｌ２の隣り合う幹配線２０及びＳ６０か
らの電位が供給される。
れ、第２配線層Ｌ２の隣り合う幹配線２０及びＳ６０か
らの電位が供給される。
【００６７】すなわち、幹配線２０から、隣の幹配線Ｓ
６０へ向けて配線Ｓ２２が分岐し、その先端部が層間コ
ンタクトを介して下層の配線Ｓ２１に接続されている。
配線Ｓ２１は、同層の配線６７と距離ｄ以上を確保し、
基板コンタクトを介して下方のＮ型領域６８に接続され
ている。これにより、図１のスイッチングトランジスタ
Ｑ２２の階調電位入力端に電位Ｖ２が供給される。同様
に、幹配線６０は、配線Ｓ６２、層間コンタクト、配線
Ｓ６１及び基板コンタクトを介してＮ型領域６９に接続
され、これにより、図１のスイッチングトランジスタＱ
６２の階調電位入力端に電位Ｖ６が供給される。配線Ｓ
６１は、同層の配線Ｓ２１と距離ｄ以上を確保してい
る。
６０へ向けて配線Ｓ２２が分岐し、その先端部が層間コ
ンタクトを介して下層の配線Ｓ２１に接続されている。
配線Ｓ２１は、同層の配線６７と距離ｄ以上を確保し、
基板コンタクトを介して下方のＮ型領域６８に接続され
ている。これにより、図１のスイッチングトランジスタ
Ｑ２２の階調電位入力端に電位Ｖ２が供給される。同様
に、幹配線６０は、配線Ｓ６２、層間コンタクト、配線
Ｓ６１及び基板コンタクトを介してＮ型領域６９に接続
され、これにより、図１のスイッチングトランジスタＱ
６２の階調電位入力端に電位Ｖ６が供給される。配線Ｓ
６１は、同層の配線Ｓ２１と距離ｄ以上を確保してい
る。
【００６８】図２において、各階調電位供給線を直線Ｙ
付近で屈曲させずにストレートにし、かつ、同層配線間
隔がｄ以上であるというデザインルールを満たすように
した場合には、配線と直角な方向の配線領域幅が１２ｄ
となるのに対し、本第１実施形態によれば、これが９ｄ
となり、配線領域の面積が低減され、これによりチップ
面積の低減化が達成される。
付近で屈曲させずにストレートにし、かつ、同層配線間
隔がｄ以上であるというデザインルールを満たすように
した場合には、配線と直角な方向の配線領域幅が１２ｄ
となるのに対し、本第１実施形態によれば、これが９ｄ
となり、配線領域の面積が低減され、これによりチップ
面積の低減化が達成される。
【００６９】［第２実施形態］図５は、本発明の第２実
施形態の階調電位供給線のレイウアトイパターンを示
す。図５では、上の配線と隣り合う下の配線が見えるよ
うに下の配線を少しずらして記載している。
施形態の階調電位供給線のレイウアトイパターンを示
す。図５では、上の配線と隣り合う下の配線が見えるよ
うに下の配線を少しずらして記載している。
【００７０】図５の上２つの上下幹配線対に関する基本
パターン、すなわち、上下幹配線対Ｓ３０、Ｓ２０と、
これに隣り合う上下幹配線対Ｓ７０、Ｓ６０と、これら
に接続された配線については、図３（Ａ）のそれと類似
している。第１層配線はその自由度が、並置された第２
及び第３層のそれより高くて制限が少ないので、図５で
は、第２層までの配線を示している。該基本パターン
は、幹配線と直角な方向にピッチ３ｄで繰り返し配置さ
れている。図３（Ａ）が２系統の階調電位供給線を用い
ているのに対し、図５のそれは１系統である。
パターン、すなわち、上下幹配線対Ｓ３０、Ｓ２０と、
これに隣り合う上下幹配線対Ｓ７０、Ｓ６０と、これら
に接続された配線については、図３（Ａ）のそれと類似
している。第１層配線はその自由度が、並置された第２
及び第３層のそれより高くて制限が少ないので、図５で
は、第２層までの配線を示している。該基本パターン
は、幹配線と直角な方向にピッチ３ｄで繰り返し配置さ
れている。図３（Ａ）が２系統の階調電位供給線を用い
ているのに対し、図５のそれは１系統である。
【００７１】従来のように第２層配線のみをピッチｄで
並置した場合、又は、第２及び第３層配線を一様にピッ
チ２ｄで並置した場合、図５と同じ配線領域において選
択回路に６つの階調電位しか供給できないのに対し、図
５では８つの階調電位を供給することができる。換言す
れば、配線領域の面積を従来よりも低減することができ
る。
並置した場合、又は、第２及び第３層配線を一様にピッ
チ２ｄで並置した場合、図５と同じ配線領域において選
択回路に６つの階調電位しか供給できないのに対し、図
５では８つの階調電位を供給することができる。換言す
れば、配線領域の面積を従来よりも低減することができ
る。
【００７２】［第３実施形態］図６は、本発明の第３実
施形態の階調電位供給線のレイウアトイパターンを示
す。
施形態の階調電位供給線のレイウアトイパターンを示
す。
【００７３】階調電位供給線を第２層と第３層とで上下
に隣り合うように配置した場合、第３層から直下の第２
層へ接続することはできないが、第２層から直下の第１
層へ接続するは可能である。図５では、第２層の幹配線
２０及びＳ６０からそれぞれ両者の間に配線Ｓ２２及び
Ｓ６２が分岐しているのに対し、図６では、幹配線２０
及びＳ６０がそれぞれ層間コンタクトを介しこれらと平
行な配線Ｓ２１及びＳ６１に接続されている。また、中
間配線Ｓ３２及びＳ７２からそれぞれ層間コンタクトを
介し下層の配線Ｓ３１及びＳ７１に接続されている。こ
れら配線Ｓ２１，Ｓ７１、Ｓ３１及びＳ６１は、互いに
平行かつ等間隔となっている。これら第１層配線は、そ
の配線間隔を上層よりも短くするために、配線幅が上層
のそれよりも小さくなっている。
に隣り合うように配置した場合、第３層から直下の第２
層へ接続することはできないが、第２層から直下の第１
層へ接続するは可能である。図５では、第２層の幹配線
２０及びＳ６０からそれぞれ両者の間に配線Ｓ２２及び
Ｓ６２が分岐しているのに対し、図６では、幹配線２０
及びＳ６０がそれぞれ層間コンタクトを介しこれらと平
行な配線Ｓ２１及びＳ６１に接続されている。また、中
間配線Ｓ３２及びＳ７２からそれぞれ層間コンタクトを
介し下層の配線Ｓ３１及びＳ７１に接続されている。こ
れら配線Ｓ２１，Ｓ７１、Ｓ３１及びＳ６１は、互いに
平行かつ等間隔となっている。これら第１層配線は、そ
の配線間隔を上層よりも短くするために、配線幅が上層
のそれよりも小さくなっている。
【００７４】本第３実施形態によれば、図１３及び図１
４に示す従来の選択回路に対し、従来よりも狭い配線領
域で階調電位を供給することができる。換言すれば、図
１４（Ａ）中の斜線部のパターンを、階調電位供給線の
方向と直角な方向に短縮することが可能であり、これに
よりチップ面積を低減することができる。
４に示す従来の選択回路に対し、従来よりも狭い配線領
域で階調電位を供給することができる。換言すれば、図
１４（Ａ）中の斜線部のパターンを、階調電位供給線の
方向と直角な方向に短縮することが可能であり、これに
よりチップ面積を低減することができる。
【００７５】［第４実施形態］図７は、本発明の第４実
施形態の階調電位供給線のレイウアトイパターンを示
す。
施形態の階調電位供給線のレイウアトイパターンを示
す。
【００７６】このパターンは、図６のパターンを、図２
のように接続部と非接続部とが交互になるように配置し
て、階調電位供給を２系統にしたものである。図７の右
半分のパターンは、左半分のパターンを直線Ｙ関し対称
移動し、さらに直線Ｙ方向へシフトしたものになってい
る。
のように接続部と非接続部とが交互になるように配置し
て、階調電位供給を２系統にしたものである。図７の右
半分のパターンは、左半分のパターンを直線Ｙ関し対称
移動し、さらに直線Ｙ方向へシフトしたものになってい
る。
【００７７】図７において、各階調電位供給線を直線Ｙ
付近で屈曲させずにストレートにし、かつ、上記デザイ
ンルールを満たすようにした場合には、配線と直角な方
向の配線領域幅が５ｄとなるのに対し、本第４実施形態
によれば、これが４ｄとなり、配線領域の面積低減化が
達成される。
付近で屈曲させずにストレートにし、かつ、上記デザイ
ンルールを満たすようにした場合には、配線と直角な方
向の配線領域幅が５ｄとなるのに対し、本第４実施形態
によれば、これが４ｄとなり、配線領域の面積低減化が
達成される。
【００７８】［第５実施形態］図８は、本発明の第５実
施形態の階調電位供給線のレイウアトイパターンを示
す。
施形態の階調電位供給線のレイウアトイパターンを示
す。
【００７９】図５では、隣り合う２つの上下幹配線対の
間隔を２ｄとして幹配線から両者の間に分岐している
が、図８では、隣り合う３つの上下幹配線対のピッチを
２ｄとし、幹配線から隣り合う幹配線間に分岐し且つ該
３つのうちの中央の配線対から両側へ１つずつ分岐して
いる場合を示している。幹配線７０は、幹配線３０側に
分岐し、幹配線６０は幹配線Ｓ００側に分岐している。
幹配線１０、Ｓ００及びこれらに接続された配線のパタ
ーンは、幹配線７０及びＳ６０に関し、幹配線３０、２
０及びこれらに接続された配線のパターンと対称になっ
ている。この３つの上限配線対からなる基本パターン
が、幹配線方向と直角な方向にピッチ５ｄで繰り返し配
置されている。
間隔を２ｄとして幹配線から両者の間に分岐している
が、図８では、隣り合う３つの上下幹配線対のピッチを
２ｄとし、幹配線から隣り合う幹配線間に分岐し且つ該
３つのうちの中央の配線対から両側へ１つずつ分岐して
いる場合を示している。幹配線７０は、幹配線３０側に
分岐し、幹配線６０は幹配線Ｓ００側に分岐している。
幹配線１０、Ｓ００及びこれらに接続された配線のパタ
ーンは、幹配線７０及びＳ６０に関し、幹配線３０、２
０及びこれらに接続された配線のパターンと対称になっ
ている。この３つの上限配線対からなる基本パターン
が、幹配線方向と直角な方向にピッチ５ｄで繰り返し配
置されている。
【００８０】従来のように第２層配線のみをピッチｄで
並置した場合、又は、第２及び第３層配線を一様にピッ
チ２ｄで並置した場合、図８と同じ配線領域で選択回路
に１０の階調電位しか供給できないのに対し、図８では
１２の階調電位を供給することができる。換言すれば、
配線領域を従来よりも狭くすることができる。
並置した場合、又は、第２及び第３層配線を一様にピッ
チ２ｄで並置した場合、図８と同じ配線領域で選択回路
に１０の階調電位しか供給できないのに対し、図８では
１２の階調電位を供給することができる。換言すれば、
配線領域を従来よりも狭くすることができる。
【００８１】［第６実施形態］図９は、本発明の第６実
施形態の階調電位供給線のレイウアトイパターンを示
す。
施形態の階調電位供給線のレイウアトイパターンを示
す。
【００８２】このパターンは、図８のパターンを、図２
のように接続部と非接続部とが交互になるように配置し
て、階調電位供給を２系統にしたものである。図８の右
半分のパターンは、左半分のパターンを直線Ｙ関し対称
移動し、さらに直線Ｙ方向へシフトしたものとなってい
る。
のように接続部と非接続部とが交互になるように配置し
て、階調電位供給を２系統にしたものである。図８の右
半分のパターンは、左半分のパターンを直線Ｙ関し対称
移動し、さらに直線Ｙ方向へシフトしたものとなってい
る。
【００８３】図８において、各階調電位供給線を直線Ｙ
付近で屈曲させずにストレートにし、かつ、上記デザイ
ンルールを満たすようにした場合には、配線と直角な方
向の配線領域幅が９ｄとなるのに対し、本第４実施形態
によれば、これが７ｄとなり、配線領域の面積低減化が
達成される。
付近で屈曲させずにストレートにし、かつ、上記デザイ
ンルールを満たすようにした場合には、配線と直角な方
向の配線領域幅が９ｄとなるのに対し、本第４実施形態
によれば、これが７ｄとなり、配線領域の面積低減化が
達成される。
【００８４】［第７実施形態］図１０は、本発明の第７
実施形態の階調電位供給線のレイウアトイパターンを示
す。
実施形態の階調電位供給線のレイウアトイパターンを示
す。
【００８５】図８では、幹配線２０及びＳ００からそれ
ぞれ層間コンタクトを介しこれらと平行かつ直下の配線
Ｓ２１及びＳ０１に接続されているが、幹配線２０及び
Ｓ００から幹配線６０側へそれぞれ配線を分岐させるこ
とも可能であり、図１０ではこのような場合を第７実施
形態として示す。他の部分は図８と類似しており、両者
の比較から図８のパターンを容易に理解できるので、そ
の説明を省略する。
ぞれ層間コンタクトを介しこれらと平行かつ直下の配線
Ｓ２１及びＳ０１に接続されているが、幹配線２０及び
Ｓ００から幹配線６０側へそれぞれ配線を分岐させるこ
とも可能であり、図１０ではこのような場合を第７実施
形態として示す。他の部分は図８と類似しており、両者
の比較から図８のパターンを容易に理解できるので、そ
の説明を省略する。
【００８６】従来のように第２層配線のみ用いた場合に
は、図１０と同じ配線領域で選択回路に１０の階調電位
しか供給できないのに対し、図１０の場合には１２の階
調電位を供給することができる。換言すれば、配線領域
の面積を従来よりも狭くすることができる。
は、図１０と同じ配線領域で選択回路に１０の階調電位
しか供給できないのに対し、図１０の場合には１２の階
調電位を供給することができる。換言すれば、配線領域
の面積を従来よりも狭くすることができる。
【００８７】［第８実施形態］図１１は、本発明の第８
実施形態の階調電位供給線のレイウアトイパターンを示
す。
実施形態の階調電位供給線のレイウアトイパターンを示
す。
【００８８】このパターンは、図１０のパターンを、図
２のように接続部と非接続部とが交互になるように配置
して、階調電位供給を２系統にしたものである。図１１
の右半分のパターンは、左半分のパターンを直線Ｙ関し
対称移動し、さらに直線Ｙ方向へシフトしたものとなっ
ている。
２のように接続部と非接続部とが交互になるように配置
して、階調電位供給を２系統にしたものである。図１１
の右半分のパターンは、左半分のパターンを直線Ｙ関し
対称移動し、さらに直線Ｙ方向へシフトしたものとなっ
ている。
【００８９】図１１において、各階調電位供給線を直線
Ｙ付近で屈曲させずにストレートにし、かつ、上記デザ
インルールを満たすようにした場合には、配線と直角な
方向の配線領域幅が９ｄとなるのに対し、本第４実施形
態によれば、これが７ｄとなり、配線領域の面積低減化
が達成される。
Ｙ付近で屈曲させずにストレートにし、かつ、上記デザ
インルールを満たすようにした場合には、配線と直角な
方向の配線領域幅が９ｄとなるのに対し、本第４実施形
態によれば、これが７ｄとなり、配線領域の面積低減化
が達成される。
【００９０】なお、本発明には外にも種々の変形例が含
まれる。
まれる。
【００９１】例えば図１において、ゲートラインＧ２の
列のスイッチングトランジスタと、ゲートライン＊Ｇ２
の列のスイッチングトランジスタとを入れ替えた構成で
あってもよい。同様に、ゲートラインＧ１、＊Ｇ１、Ｇ
０及び＊Ｇ０の任意の２つの列のスイッチングトランジ
スタを互いに入れ替え、又は、任意の２つの行のスイッ
チングトランジスタを互いに入れ替えた構成であっても
よい。階調電位供給線に供給される電位は、この入れ替
えに応じて変えられる。
列のスイッチングトランジスタと、ゲートライン＊Ｇ２
の列のスイッチングトランジスタとを入れ替えた構成で
あってもよい。同様に、ゲートラインＧ１、＊Ｇ１、Ｇ
０及び＊Ｇ０の任意の２つの列のスイッチングトランジ
スタを互いに入れ替え、又は、任意の２つの行のスイッ
チングトランジスタを互いに入れ替えた構成であっても
よい。階調電位供給線に供給される電位は、この入れ替
えに応じて変えられる。
【００９２】また、スイッチングトランジスタは、Ｐチ
ャンネル型ＦＥＴや薄膜トランジスタ（ＴＦＴ）などで
あってもよい。例えば図１において、信号＊Ｄ２、＊Ｄ
１及び＊Ｄ０で駆動されるスイッチングトランジスタを
ＰＭＯＳトランジスタとし、その他のスイッチングトラ
ンジスタをＮＭＯＳトランジスタとしてもよく、この場
合、同一型のＭＯＳトランジスタを用いた場合よりもチ
ップ上面積が増加するものの、信号＊Ｄ２、＊Ｄ１及び
＊Ｄ０の替わりにそれぞれ信号Ｄ２、Ｄ１及びＤ０を用
いることができるので、選択信号線数が半分となる。
ャンネル型ＦＥＴや薄膜トランジスタ（ＴＦＴ）などで
あってもよい。例えば図１において、信号＊Ｄ２、＊Ｄ
１及び＊Ｄ０で駆動されるスイッチングトランジスタを
ＰＭＯＳトランジスタとし、その他のスイッチングトラ
ンジスタをＮＭＯＳトランジスタとしてもよく、この場
合、同一型のＭＯＳトランジスタを用いた場合よりもチ
ップ上面積が増加するものの、信号＊Ｄ２、＊Ｄ１及び
＊Ｄ０の替わりにそれぞれ信号Ｄ２、Ｄ１及びＤ０を用
いることができるので、選択信号線数が半分となる。
【００９３】さらに、上記各実施形態ではチップ上配線
について説明したが、液晶表示装置のようなガラス基板
上にＴＦＴでデータドライバを形成した場合にも本発明
を適用可能である。この場合、本発明の半導体装置は表
示パネルと一体的に形成されている。
について説明したが、液晶表示装置のようなガラス基板
上にＴＦＴでデータドライバを形成した場合にも本発明
を適用可能である。この場合、本発明の半導体装置は表
示パネルと一体的に形成されている。
【００９４】また、本発明は、基板に同一回路が複数並
設され、複数の電位を該回路に供給する配線が密集して
並置されたパターンに特徴があるので、配線が接続され
る回路は選択回路に限定されず、配線も階調電位供給線
に限定されない。
設され、複数の電位を該回路に供給する配線が密集して
並置されたパターンに特徴があるので、配線が接続され
る回路は選択回路に限定されず、配線も階調電位供給線
に限定されない。
【００９５】さらに、本発明が適用される表示装置は、
マトリックス表示用データドライバを備えていればよい
ので、液晶を用いたものに限定されない。
マトリックス表示用データドライバを備えていればよい
ので、液晶を用いたものに限定されない。
【図１】本発明の第１実施形態のＤ／Ａ変換回路を示す
図である。
図である。
【図２】データドライバ内に並置された２つの選択回路
のチップ上レイアウトパターンを示す図である。
のチップ上レイアウトパターンを示す図である。
【図３】（Ａ）は図２中の選択回路２４Ａの上半分の拡
大図であり、（Ｂ）は、（Ａ）中の３Ｂ−３Ｂ線に沿っ
た断面図である。
大図であり、（Ｂ）は、（Ａ）中の３Ｂ−３Ｂ線に沿っ
た断面図である。
【図４】（Ａ）〜（Ｄ）はそれぞれ、図３（Ａ）中の４
Ａ−４Ａ、４Ｂ−４Ｂ、４Ｃ−４Ｃ及び４Ｄ−４Ｄ線に
沿った断面図である。
Ａ−４Ａ、４Ｂ−４Ｂ、４Ｃ−４Ｃ及び４Ｄ−４Ｄ線に
沿った断面図である。
【図５】本発明の第２実施形態の階調電位供給線のレイ
ウアトイパターンを示す図である。
ウアトイパターンを示す図である。
【図６】本発明の第３実施形態の階調電位供給線のレイ
ウアトイパターンを示す図である。
ウアトイパターンを示す図である。
【図７】本発明の第４実施形態の階調電位供給線のレイ
ウアトイパターンを示す図である。
ウアトイパターンを示す図である。
【図８】本発明の第５実施形態の階調電位供給線のレイ
ウアトイパターンを示す図である。
ウアトイパターンを示す図である。
【図９】本発明の第６実施形態の階調電位供給線のレイ
ウアトイパターンを示す図である。
ウアトイパターンを示す図である。
【図１０】本発明の第７実施形態の階調電位供給線のレ
イウアトイパターンを示す図である。
イウアトイパターンを示す図である。
【図１１】本発明の第８実施形態の階調電位供給線のレ
イウアトイパターンを示す図である。
イウアトイパターンを示す図である。
【図１２】従来の多階調活性マトリックス液晶表示装置
の概略構成を示す図である。
の概略構成を示す図である。
【図１３】従来の、図１２中のＤ／Ａ変換回路を示す図
である。
である。
【図１４】（Ａ）は従来の、図１３中の選択回路のレイ
アウトパターンを示す図であり、（Ｂ）は（Ａ）中の１
４Ｂ−１４Ｂ線に沿った、絶縁層を図示省略した断面図
である。
アウトパターンを示す図であり、（Ｂ）は（Ａ）中の１
４Ｂ−１４Ｂ線に沿った、絶縁層を図示省略した断面図
である。
２４Ａ、２４Ｂ 選択回路 ６０ Ｐ型基板 ６１〜６９ Ｎ型領域 Ｖ０〜Ｖ７ 階調電位 Ｑ００〜Ｑ０２、Ｑ１０〜Ｑ１２、Ｑ２０〜Ｑ２２、Ｑ
３０〜Ｑ３２、Ｑ４０〜Ｑ４２、Ｑ５０〜Ｑ５２、Ｑ６
０〜Ｑ６２、Ｑ７０〜Ｑ７２ スイッチングトランジス
タ Ｇ０〜Ｇ２、＊Ｇ０〜＊Ｇ２ ゲートライン Ｒ０〜Ｒ６ 抵抗 Ｘ１ データライン Ｌ１ 第１配線層 Ｌ２ 第２配線層 Ｌ３ 第３配線層 Ｌｊ 第ｊ配線層
３０〜Ｑ３２、Ｑ４０〜Ｑ４２、Ｑ５０〜Ｑ５２、Ｑ６
０〜Ｑ６２、Ｑ７０〜Ｑ７２ スイッチングトランジス
タ Ｇ０〜Ｇ２、＊Ｇ０〜＊Ｇ２ ゲートライン Ｒ０〜Ｒ６ 抵抗 Ｘ１ データライン Ｌ１ 第１配線層 Ｌ２ 第２配線層 Ｌ３ 第３配線層 Ｌｊ 第ｊ配線層
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｍ 1/76 Ｈ０１Ｌ 29/78 ６１２Ｂ ５Ｊ０５５ Ｆターム(参考） 2H092 GA59 JA24 PA01 PA06 5F033 KK01 RR04 UU05 VV15 XX03 5F064 BB18 BB19 BB20 BB28 BB40 CC09 CC22 CC30 EE03 EE14 EE15 EE16 EE19 EE23 EE26 EE27 EE52 5F110 BB01 CC01 FF02 5J022 AB05 BA00 CB02 CE08 CF07 CF08 CG01 5J055 AX47 BX03 BX16 CX29 DX01 EY03 EY21 EZ13 EZ24 GX01 GX07 GX08
Claims (15)
- 【請求項１】 基板に同一回路が複数並設され、複数の
電位を該回路に供給する配線が該回路の上方に敷設され
ている半導体装置において、 該配線は、上下に隣り合う第２層幹配線と第３層幹配線
とから成る上下幹配線対を複数有し、隣り合う２つ又は
３つの該上下幹配線対の配線グループが複数並設され、
同一配線グループ内かつ該回路に接続された部分の同層
幹配線間隔が配線グループ間のそれの略２倍であり、 該第３層幹配線はその配線グループ内の隣り合う第３層
幹配線間へ分岐し層間コンタクトを介して、該第２層幹
配線と並行した第２層中間配線に接続されている、 ことを特徴とする半導体装置。 - 【請求項２】 上記配線グループは、配線方向に沿っ
て、上記回路の電位入力端に接続された接続部と接続さ
れていない非接続部とを有し、接続部内の同層幹配線間
隔は非接続部内のそれの略２倍であることを特徴とする
請求項１記載の半導体装置。 - 【請求項３】 上記幹配線の方向と直角な方向について
上記接続部の電位の組と上記非接続部の電位の組とが異
なる電位生成回路から供給されるものであることを特徴
とする請求項２記載の半導体装置。 - 【請求項４】 上記幹配線の方向に隣り合う上記接続部
と上記非接続部とに対応した上記選択回路が該幹配線の
方向と直角な方向へ互いにずれていることを特徴とする
請求項３記載の半導体装置。 - 【請求項５】 上記接続部の上記第２層幹配線の少なく
とも１つは、この接続部内の隣り合う２つの上記第２層
幹配線の間へ分岐し、さらに層間コンタクトを介し第１
層配線に接続されていることを特徴とする請求項１乃至
４のいずれか１つに記載の半導体装置。 - 【請求項６】 上記接続部の上記第２層幹配線の少なく
とも１つは、層間コンタクトを介し直下の第１層配線に
接続されていることを特徴とする請求項１乃至４のいず
れか１つに記載の半導体装置。 - 【請求項７】 上記第１層配線は、基板コンタクトを介
して上記回路の電位入力端に接続されていることを特徴
とする請求項５又は６記載の半導体装置。 - 【請求項８】 上記接続部の上記第２層中間線の少なく
とも１つは、層間コンタクトを介し直下の、該第２層中
間線と並行し該第２層中間線と上下に隣り合う第１層中
間配線に接続されていることを特徴とする請求項１乃至
４のいずれか１つに記載の半導体装置。 - 【請求項９】 上記第１層中間配線は、基板コンタクト
を介して直下の、上記回路の電位入力端に接続されてい
ることを特徴とする請求項７記載の半導体装置。 - 【請求項１０】 上記回路は、選択回路であり、 ｎビットの上記入力データのうちの１ビットに応答し
て、２入力の一方を選択する２n-1個の２入力選択回路
と、 該ｎビットのうちの該１ビットを除く入力データに応答
して、該２n-1個の２入力選択回路の各々で選択された
信号の１つを選択する２n-1入力選択回路とを有し、 該２n-1個の２入力選択回路の各々は、 該１ビットによりオン／オフ制御され、一端に該２入力
の一方が供給されるスイッチングトランジスタと、 該１ビットにより、該第１スイッチングトランジスタと
オン／オフ状態が逆になるように制御され、一端に該２
入力の他方が供給され、他端が該第１スイッチングトラ
ンジスタの他端に接続され、該スイッチングトランジス
タと同一行に配置された相補スイッチングトランジスタ
とを有し、 該２n-1個の２入力選択回路が並列して配置されてい
る、 ことを特徴とする請求項１乃至９のいずれか１つに記載
の半導体装置。 - 【請求項１１】 上記選択回路の出力端に、出力バッフ
ァ回路が接続されていることを特徴とする請求項１０記
載の半導体装置。 - 【請求項１２】 表示装置用データドライバであること
を特徴とする請求項１１記載の半導体装置。 - 【請求項１３】 上記半導体装置は、ガラス基板上にＴ
ＦＴを用いて形成されていることを特徴とする請求項１
２記載の半導体装置。 - 【請求項１４】 複数の走査ラインのうち選択されたも
のでスイッチングトランジスタがオンになってデータラ
インの電位が該スイッチングトランジスタを介し表示画
素の選択行の表示電極に印加されるマトリックス型表示
パネルと、 該データラインに該電位を印加し、表示しようとする画
像の１水平期間毎に該電位を更新する請求項１２記載の
データドライバと、 該複数の走査ラインに対し線順次に走査パルスを供給す
る走査ドライバと、 を有することを特徴とする表示装置。 - 【請求項１５】 上記表示表示パネルは液晶表示パネル
であることを特徴とする請求項１４記載の表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33169598A JP4439023B2 (ja) | 1998-11-20 | 1998-11-20 | 半導体装置及び表示装置 |
| US09/441,134 US6608612B2 (en) | 1998-11-20 | 1999-11-17 | Selector and multilayer interconnection with reduced occupied area on substrate |
| KR1019990051283A KR100647095B1 (ko) | 1998-11-20 | 1999-11-18 | 실렉터 회로와, 그 실렉터 회로를 포함하는 반도체 장치 및 액정 표시 장치 |
| TW088120228A TW439254B (en) | 1998-11-20 | 1999-11-19 | Selector and multilayer interconnection with reduced occupied area on substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33169598A JP4439023B2 (ja) | 1998-11-20 | 1998-11-20 | 半導体装置及び表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000156416A true JP2000156416A (ja) | 2000-06-06 |
| JP4439023B2 JP4439023B2 (ja) | 2010-03-24 |
Family
ID=18246559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33169598A Expired - Fee Related JP4439023B2 (ja) | 1998-11-20 | 1998-11-20 | 半導体装置及び表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4439023B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007243127A (ja) * | 2005-06-30 | 2007-09-20 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| JP2007279367A (ja) * | 2006-04-06 | 2007-10-25 | Mitsubishi Electric Corp | デコード回路および表示装置 |
| JP2010258101A (ja) * | 2009-04-22 | 2010-11-11 | Renesas Electronics Corp | 半導体装置及びそれを用いた表示装置のデータドライバ |
| JP2013175522A (ja) * | 2012-02-23 | 2013-09-05 | Renesas Electronics Corp | 半導体装置 |
-
1998
- 1998-11-20 JP JP33169598A patent/JP4439023B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2013175522A (ja) * | 2012-02-23 | 2013-09-05 | Renesas Electronics Corp | 半導体装置 |
| US9196570B2 (en) | 2012-02-23 | 2015-11-24 | Renesas Electronics Corporation | Semiconductor device |
| US9455225B2 (en) | 2012-02-23 | 2016-09-27 | Renesas Electronics Corporation | Semiconductor device |
| US9721954B2 (en) | 2012-02-23 | 2017-08-01 | Renesas Electronics Corporation | Static random access memory (SRAM) device |
| US10074659B2 (en) | 2012-02-23 | 2018-09-11 | Renesas Electronics Corporation | Static random access memory (SRAM) device |
| US10453851B2 (en) | 2012-02-23 | 2019-10-22 | Renesas Electronics Corporation | Static random access memory (SRAM) device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4439023B2 (ja) | 2010-03-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051007 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080728 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090123 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090804 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091005 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091117 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091207 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100105 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100105 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130115 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130115 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130115 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140115 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| LAPS | Cancellation because of no payment of annual fees |