JP4102309B2 - 表示駆動制御システム - Google Patents

Description

［技術分野］
本発明は、表示装置の表示駆動制御に係り、特に液晶表示装置や有機ＥＬ表示装置、その他のマトリクス型表示装置における映像情報の表示を制御する表示駆動制御システムに関する。
［背景技術］
通常、マトリクス型表示装置は、基板の一方向に並設された走査信号線と、この走査信号線に交差する方向に並設された多数の映像信号線とを二次元のマトリクス配列とし、各信号線の交差部に画素を構成した表示パネルを有する。
そして、この表示パネルに走査信号と映像信号を供給して映像を表示させるための表示制御回路から構成される。この種の表示装置としては、液晶表示装置、有機ＥＬ表示装置、プラズマ表示装置、あるいは電界放出型表示装置等が知られている。
表示パネルの駆動制御回路は 走査信号線を選択駆動する走査信号線駆動回路と映像信号線に映像信号を供給する映像信号線駆動回路、およびこれらの駆動回路や表示パネルに各種の電圧信号を供給し、また動作電源を印加するための電源回路を有する。
これらの表示装置における表示パネルは、マトリクス構成とした表示パネルの構成を除けば画素選択のための駆動制御回路の構成はほぼ同様であるので、ここでは、表示パネルの典型である薄膜トランジスタを画素選択用素子（スイッチング素子）とした携帯電話機用のアクティブ・マトリクス型の液晶表示パネルを例として説明する。
近年の携帯電話機の小型化の要求に応じて、表示装置を構成する各ドライバを集積回路（ＩＣ）チップにまとめて実装部品数を削減する方向にある。アクティブ・マトリクス型の表示装置に用いる液晶表示パネルは、走査信号線と映像信号線の交差部に薄膜トランジスタ等のアクティブ素子を備え、このアクティブ素子のオン・オフで当該交差部の画素を点灯または消灯することによって映像を表示する。
液晶表示パネルの画素選択用のアクティブ素子として薄膜トランジスタを用いた液晶表示パルスでは、当該薄膜トランジスタに走査信号を入力する走査信号電極としてゲート電極を有し、映像信号を入力する映像信号電極としてソースまたはドレイン電極（ここでは、ソース電極として説明する）を有する。
このような液晶表示パネルを用いた液晶表示装置においては、薄膜トランジスタの走査電極につながる走査信号線（ゲートライン）を駆動する走査線駆動回路（ゲートドライバ）に与える電圧やタイミング信号を生成するタイミング信号発生回路と生成したタイミング信号を所定の電圧値に変換する電圧レベル変換回路を、映像信号電極につながる映像信号線（ソースラインあるいはドレインライン、ここではソースラインとして説明する）を制御する映像信号線駆動回路（ソースドライバ）と同一チップに集積している。表示の高精細化に伴ってソースドライバＩＣはますます精細化され、かつ低電圧駆動の傾向にある。
液晶表示パネルにおけるゲートドライバはゲートラインに選択信号を与えるシフトレジスタから構成される。また、ソースドライバは表示信号源であるホストコンピュータから入力する映像データに基づいて液晶表示パネルの表示に適応した信号を生成する表示信号生成回路、各種のタイミング信号の生成回路、およびゲートドライバに与えるゲートドライバ制御用の信号（フレームパルス、ラインクロック、シフトクロック等）を生成するレベル変換回路などを備えている。
ソースドライバは表示データを格納する大容量の表示メモリ（ＲＡＭ）を有した集積回路（ＩＣ）としてチップ化されて表示パネルの基板に実装される。このチップは、例えば０．３５μｍレベルの微細なＣＭＯＳ製法プロセスで製作される。
一方、ゲートドライバ制御用の信号であるフレームパルス、ラインクロック、シフトクロックの電圧レベル（例えば、±１０Ｖ〜±１２Ｖ）は映像信号（ソース信号、例えば３Ｖ）に比べて格段に高い。また、タイミング信号生成回路はレベル変換回路より複雑な回路構成である。高耐圧部である電圧レベル変換回路を低耐圧部であるソースドライバＩＣに一体的に集積した場合はチップサイズ（実装面積）が大きくなり、コストアップとなる。
本発明の目的は、微細プロセスで製作されるソースドライバと比較的低精細のプロセスで形成される電圧レベル変換回路とを分離することで、特にソースドライバをＩＣ化した場合の低コスト化を実現した表示駆動制御システムを提供することにある。
［発明の開示］
本発明の表示駆動制御システムは、ソースドライバＩＣとは別に設けられる電源ＩＣ側にゲートドライバ制御用信号の電圧レベル変換回路を搭載した。これにより、ソースドライバＩＣ又はソースドライバＩＣは低電圧駆動の微細レベルの回路部分のみとなり、設計が容易で、かつＩＣ化した場合の製造プロセスの低コスト化が可能となる。本発明の代表的な構成を各種のマトリクス型表示装置の構成として記述すれば次のとおりである。
すなわち、アクティブ・マトリクス型の画素配列を有し、前記画素を選択するための走査信号線と映像信号線を有する表示パネルと、前記表示パネルの個々の画素を選択するための第１集積回路としての駆動回路と、前記表示パネルおよび前記駆動回路に動作電圧を供給する第２集積回路としての電源回路とを具備し、
前記駆動回路は、前記走査線に走査信号を供給する走査線駆動回路と前記信号線に映像信号を供給する映像信号線駆動回路からなり、
前記映像信号線駆動回路に、前記表示パネルの表示タイミングを制御するためのタイミング信号生成回路を有し、
前記電源回路に、前記タイミング信号生成回路で生成したタイミング信号の電圧レベルを変換して前記走査線駆動回路に印加する走査線制御信号の電圧レベル変換回路を具備した。
前記信号線駆動回路とタイミング信号生成回路とを同一ＩＣチップに搭載して信号線駆動制御回路チップとし、前記電源回路と前記電圧レベル変換回路とを同一のＩＣチップに搭載して電源制御回路チップとすることにより、電源制御回路チップは前記映像信号線駆動回路に有するタイミング信号生成回路で生成したタイミング信号を受け取り、表示パネルの走査線の駆動に必要な電圧のレベルに変換する。
この構成により、タイミング信号の生成は微細加工プロセスで製作する信号線駆動回路と同一のＩＣチップで行い、その電圧レベルの変換は高耐圧処理を行う電辺回路と同一のＩＣチップで行なわれ、それぞれのＩＣチップ本来の利点を失うことがなく、それぞれのＩＣのコストを低減することができる。
また、電源回路に前記タイミング信号生成回路も搭載することで、映像信号線駆動回路と電源回路との間の信号線数を低減できる。
前記走査線駆動回路は表示パネルの基板に映像信号駆動回路と同様のＩＣチップとして実装することもできるが、これを表示パネルの基板上に画素選択用のアクティブ素子と同時に直接形成して内蔵回路とすることで、表示装置の構成を簡素化できる。
［発明を実施するための最良の形態］
以下、本発明をより詳細に説明するめに、本発明を液晶表示装置に適用した添付の図面を参照して詳細に説明する。
第１図は本発明の表示駆動制御システムの一実施例の構成を説明するブロック図である。本実施例の表示パネルＤＳＰは、低温ポリシリコン薄膜トランジスタＴＦＴ（第１図では、低温ｐｏｌｙ−Ｓｉ ＴＦＴとして示す）をアクティブ素子として用いた（１７６×３）画素×２４０ラインのカラー表示を可能とした液晶表示パネルＰＮＬを備える。
液晶表示パネルＰＮＬのＧ１，Ｇ２，・・・・Ｇ２３９，Ｇ２４０はゲートラインを示し、Ｓ１，Ｓ２，・・・・・Ｓ５２７，Ｓ５２８はソースラインを示す。
この液晶表示パネルＰＮＬは二枚の基板ＳＵＢ１，ＳＵＢ２の間に液晶層を挟持してなり、薄膜トランジスタＴＦＴを形成した一方の基板ＳＵＢ１にゲートドライバＧＤＲを内蔵している。ゲートドライバＧＤＲは液晶表示パネルＰＮＬのゲートラインに画素を構成する薄膜トランジスタと同一プロセスで形成されている。このゲートドライバＧＤＲは、シフトレジスタＳＦＲを有し、液晶表示パネルＰＮＬのゲートラインに順次ライン選択信号を供給する。
液晶表示パネルＰＮＬのソースラインに映像信号を供給するソースドライバ（第１図中、ソースドライバＩＣとして示す）はホストコンピュータから入力する映像信号や各種のタイミング信号および各種電圧に基づいて映像信号を生成する。尚、ソースドライバＳＤＲは、シリコンの様な単結晶の半導体基板（チップ）に公知のＣＭＯＳ製造プロセスによって形成される。
ホストコンピュータからソースドライバＳＤＲに入力する信号「ＶＳＹＮＣ」は映像信号の垂直同期信号、「ＨＳＹＮＣ」は水平同期信号、「ＤＯＴＣＬＫ」はドットクロック、「ＥＮＡＢＬＥ」はイネーブル信号を示す。また、「ＰＤ００〜１７」は映像信号、「ＩＭ２，ＩＭ１，ＩＭＯ／ＩＤ」は図示されないホストコンピュータとのインターフェイスモード指定、デバイスＩＤ設定などに利用され、「ＣＳ＊，ＷＲ＊，ＲＤ＊，ＲＳ」はそれぞれチップセレクト、ライト、リード、レジスタセレクトの各信号、「ＤＢ０〜１７」はデータバス、「ＲＥＳＥＴ」はリセット信号である。そして、「Ｖｃｃ（主電源電圧），ＧＮＤ（接地電位）」は薄膜トランジスタＴＦＴ、シフトレジスタ等の基準動作電圧を示す。
電源ＩＣチップＰＷＵは、液晶表示パネルＰＮＬ、ソースドライバＩＣ、ゲートドライバＧＤＲに必要とされる共通電極電源Ｖｃｏｍ、液晶出力用電源ＤＤＶＤＨ、階調電圧（Ｖ０〜Ｖ６３）生成用電源ＶＤＨ、ゲートドライバＧＤＲの動作電圧ＶＧＨ，ＶＧＬを生成する。電源ＩＣチップＰＷＵは、シリコンの様な単結晶の半導体基板に公知のＣＭＯＳ製造プロセスによって形成される。
ソースドライバＩＣチップＳＤＲは、映像信号ＰＤ００〜１７の階調に応じた階調電圧（Ｖ０〜Ｖ６３）を生成して液晶表示パネルＰＮＬのソースラインに供給する。
電源ＩＣチップＰＷＵは、上記の各種電源電圧を生成する機能と共に、レベル変換回路ＬＳＲを備えている。レベル変換回路ＬＳＲはソースドライバＩＣで生成されたフレームパルスＦＬＭ、ラインクロックＣＬ１、シフトクロックＳＦＴＣＬＫをゲートドライバＧＤＲの制御用電圧レベルにレベル変換する。
なお、電源ＩＣチップＰＷＵには、ホストコンピュータ側から、ＭＯＳ論理電圧Ｖｃｃ、Ｖｃｉ１、Ｖｃｉ、ＧＮＤが供給される。
この液晶表示装置システムの動作の概要は既知であるので、ここでは本発明に特有な部分についてのみ説明する。
ホストコンピュータから入力する映像信号、タイミング信号、および電源電圧に基づいて、ソースドライバＳＤＲは液晶表示パネルＰＮＬのソースラインに映像信号を供給する。
電源ＩＣチップＰＷＵは、当該電源ＩＣチップＰＷＵが本来生成する各種の電圧と共に、ソースドライバＳＤＲで生成されたフレームパルスＦＬＭ、ラインクロックＣＬ１、シフトクロックＳＦＴＣＬＫをレベル変換回路ＬＳＲでゲートドライバＧＤＲの制御用電圧レベルにレベル変換する。
液晶表示パネルはアモルファスシリコン薄膜トランジスタパネルでも、あるいは低温ポリシリコン薄膜トランジスタパネルであってもよく、ゲートドライバＧＤＲの駆動制御信号（フレームパルスＦＬＭ、ラインクロックＣＬ１、シフトクロックＳＦＴＣＬＫ等）の電圧は±１０Ｖ〜±１２Ｖ程度の電圧レベルである。
ソースドライバＳＤＲは大容量の表示用メモリを内蔵する必要から、そのコストメリットを出すためには配線の微細化が必須である。ソースドライバＳＤＲの製作に使用する微細プロセスは高い電圧に不向きである。そのため、高耐圧のレベル変換回路をソースドライバＳＤＲに搭載すると上記のコストメリットを生かせなくなる。
本実施例では、電源ＩＣチップＰＷＵにレベル変換回路ＬＳＲを搭載する。レベル変換回路ＬＳＲは、電源ＩＣチップＰＷＵと同一の加工プロセスで製作される。従来では、微細加工プロセスで製作されるソースドライバＩＣチップＳＤＲに高耐圧のレベル変換回路ＬＳＲを搭載していたため、前記したような加工プロセスの難しさ、コストダウンの制約があった。
しかし、本実施例にように、同等の加工プロセスで製作される高耐圧の電源ＩＣチップＰＷＵにレベル変換回路ＬＳＲを搭載することで、ソースドライバＩＣは通常のロジック電圧レベルでゲートドライバＧＤＲの駆動制御信号（フレームパルスＦＬＭ、ラインクロックＣＬ１、シフトクロックＳＦＴＣＬＫ等）を生成し、これを電源ＩＣチップＰＷＵに有するレベル変換回路ＬＳＲでゲートドライバＧＤＲに渡して必要とする電圧にレベル変換する。
これにより、ソースドライバＩＣは高精細プロセスで製作でき、またそのチップサイズに影響を与えることがなく、それぞれのＩＣチップの利点を削減することなく、かつコストを低減することができる。
第２図は本発明の表示駆動制御システムの一実施例の特徴を簡明に示す液晶表示パネルのインターフェース構成の説明図である。ソースドライバＳＤＲでは、そのタイミング発生回路ＴＧでタイミング信号（ラインクロックＣＬ１、シフトクロックＳＦＴＣＬＫ、フレームパルスＦＬＭ）を生成する。
ここでは、上記の各タイミング信号は３Ｖとして示す。これらのタイミング信号を電源ＩＣチップＰＷＵに有するレベル変換回路ＬＳＲに渡し、それぞれのそれぞれのレベル変換器ＬＳ１，ＬＳ２，ＬＳ３で±１０Ｖ〜±１２Ｖとして示した電圧レベルにレベル変換する。
電源ＩＣチップＰＷＵにはソースドライバＳＤＲからの低圧タイミング信号（ラインクロックＣＬ１、シフトクロックＳＦＴＣＬＫ、フレームパルスＦＬＭ）を入力する入力ポートＰＩ１，ＰＩ２，ＰＩ３と、レベル変換した高圧タイミング信号（ラインクロックＣＬ１、シフトクロックＳＦＴＣＬＫ、フレームパルスＦＬＭ）をゲートドライバ回路ＧＤＲに出力する出力ポートＰＯ１，ＰＯ２，ＰＯ３を備えている。
第３図は第２図の表示駆動制御システムにおける動作タイミングの一例を説明する波形図である。この動作はモノクロームの映像表示に関する。第３図における波形ＦＬＭ、ＣＬ１、ＳＦＴＣＬＫは、それぞれ第２図の電源ＩＣチップＰＷＵの出力ポートＰＯ１，ＰＯ２，ＰＯ３からゲートドライバＧＤＲに供給されるタイミング信号（ラインクロックＣＬ１、シフトクロックＳＦＴＣＬＫ、フレームパルスＦＬＭ）の波形を示す。
また、ＳＯＴは図１におけるソースドライバＳＤＲから液晶表示パネルＰＮＬに出力されるソース出力（映像信号）を示す。
液晶表示パネルＰＮＬでの映像信号の表示は、フレームパルスＦＬＭの立ち下がりに同期するラインクロックＣＬ１の立ち下がりに同期して出力されるシフトクロックＳＦＴＣＬＫにより第１のゲートライン（１ライン、以下同じ）が選択される。選択されたゲートラインにつながる薄膜トランジスタのソースラインに映像信号ＳＯＴ（ソース出力）が供給される。
これにより、選択された薄膜トランジスタのそれぞれの画素に映像信号ＳＯＴが印加され、１ライン分の映像が表示される。以下、この動作は順次シフトクロックＳＦＴＣＬＫで選択されるゲートラインについて実行され、液晶表示パネルＰＮＬに二次元の映像が表示される。
第４図は第２図の表示駆動制御システムにおける動作タイミングの一例を説明する波形図である。第４図における波形φＲ、φＧ、φ３ＢはカラーＲ（赤）、カラーＧ（緑）、カラーＢ（青）の選択信号であり、波形ＦＬＭ、ＣＬ１、ＳＦＴＣＬＫ、ＳＯＴは第３図と同様のものである。
この動作例では１ラインの選択期間にソースドライバＳＤＲからＲ，Ｇ，Ｂの３色の映像信号を液晶表示パネルＰＮＬの各色の画素を構成する薄膜トランジスタのソースラインに時分割で印加する。その他の動作は第３図と同様である。
第５図は本発明のソースドライバＩＣチップの回路に採用される低耐圧ＭＯＳトランジスタの構成例を説明する模式図である。この低耐圧ＭＯＳトランジスタは、ｐ型シリコン基板ｐ−ｓｕｂにＮ型のウエルＮＩＳＯを設け、その上層に形成したＰ型のウエルＰＷＥＬＬ、Ｎ型シリコン層Ｎをもち、ゲートＦＨＧを有する。この低耐圧ＭＯＳトランジスタでは、そのゲートＦＨＧの加工寸法ＡＧ１は０．４μｍである。
第６図は本発明の電源ＩＣチップの回路に採用される高耐圧ＭＯＳトランジスタの構成例を説明する模式図である。この高耐圧ＭＯＳトランジスタは、ｐ型シリコン基板ｐ−ｓｕｂにＰ型のウエルＨＰＷＬ、ＮＨＭＢ、Ｎ型シリコン層Ｎ、およびゲートＦＨＧからなる。このゲートＦＨＧの加工寸法ＡＧ２は５．６μｍである。
第５図と第６図との比較で明らかなように、ゲートＦＨＧの加工寸法ＡＧ１とＡＧ２とは大きく異なり、高耐圧ＭＯＳトランジスタの加工寸法ＡＧ２が低耐圧ＭＯＳトランジスタの加工寸法ＡＧ１より一桁以上大きい。そのため、全体として高耐圧ＭＯＳトランジスタの場合のチップサイズは低耐圧ＭＯＳトランジスタのそれより格段に大きくなることが分かる。このことからも、前記したようにソースドライバＩＣチップにレベル変換回路を搭載することのデメリットが理解される。
第７図、第８図、第９図は電源ＩＣチップの搭載される電圧レベル変換回路の各段のレベルシフタの構成例を説明する回路図である。レベル変換回路は３段のレベルシフタＬＳ１、ＬＳ２、ＬＳ３から構成される。第７図の一対の入力端子ｉｎは第２図における電源ＩＣチップＰＷＵの入力ポートＰＩ１，ＰＩ２，ＰＩ３に相当し、第９図の一対の出力端子ｏｕｔは出力ポートＰＯ１，ＰＯ２，ＰＯ３に相当する。
第７図は第１段レベルシフタＬＳ１の回路構成を示し、「ＭＯＳ論理電圧Ｖｃｃ←→接地電圧ＧＮＤ」の信号レベルを「液晶出力用電圧ＤＤＶＤＨ←→接地電圧ＧＮＤ」の信号レベルに変換する。
また、第８図は第２段レベルシフタの回路構成であり、「液晶出力用電圧ＤＤＶＤＨ←→接地電圧ＧＮＤ」の信号レベルを「液晶出力用電圧ＤＤＶＤＨ←→ゲート駆動電圧ＶＧＬ」の信号レベルに変換する。
そして、第９図は第３段レベルシフタの回路構成であり、「液晶出力用電圧ＤＤＶＤＨ←→ゲート駆動電圧ＶＧＬ」の信号レベルを「ゲート駆動電圧ＶＧＨ←→ゲート駆動電圧ＶＧＬ」の信号レベルに変換する。
第７図の出力端子▲１▼と▲１▼’は第８図の入力端子▲１▼と▲１▼’に接続し、第８図の出力端子▲２▼と▲２▼’は第９図の入力端子▲３▼と▲３▼’に接続する。
第１０図はレベル変換回路による電圧レベル変換動作を説明する波形図であり、第１段レベルシフタＬＳ１、第２段レベルシフタＬＳ２、および第３段レベルシフタＬＳ３を通すことによる「ＭＯＳ論理電圧Ｖｃｃ←→接地電圧ＧＮＤ」の信号レベルが「ゲート駆動電圧ＶＧＨ←→ゲート駆動電圧ＶＧＬ」の信号レベルに変換される過程の説明図を示す。
第１０図に示されたように、ソースドライバＳＤＲから一対の入力端子ｉｎに入力する３Ｖ駆動の電圧信号（低電圧のラインクロックＣＬ１、シフトクロックＳＦＴＣＬＫ、フレームパルスＦＬＭ）は第１段のレベルシフタＬＳ１で５Ｖの電圧信号となり、第２段のレベルシフタＬＳ２に入力する。
第２段のレベルシフタＬＳ２に入力した５Ｖ電圧信号は第３段のレベルシフタＬＳ３で±１０Ｖ〜±１２Ｖの電圧信号（高電圧のラインクロックＣＬ１、シフトクロックＳＦＴＣＬＫ、フレームパルスＦＬＭ）となって一対の出力端子ｏｕｔｎから液晶表示パネルＰＮＬのゲートドライバＧＤＲに供給される。
上記の実施例は、３Ｖ駆動の電圧信号（低電圧のラインクロックＣＬ１、シフトクロックＳＦＴＣＬＫ、フレームパルスＦＬＭ）の全てをソースドライバＳＤＲ側に設けたタイミング発生回路ＴＧで生成して電源ＩＣチップＰＷＵに供給する方式を採用したものである。本発明は、このような方式に限るものではなく、次に説明する方式を採用することもできる。
第１１図は本発明の表示駆動制御システムの他の実施例の特徴を簡明に示す液晶表示パネルのインターフェース構成の説明図である。本実施例では、電源ＩＣチップＰＷＵにタイミング発生回路ＴＧを搭載した構成としたものである。
電源ＩＣチップＰＷＵのタイミング発生回路ＴＧは、ソースドライバＳＤＲからのドットクロックＣＬ２に基づいて低電圧のラインクロックＣＬ１、シフトクロックＳＦＴＣＬＫ、フレームパルスＦＬＭを生成し、これをレベル変換回路ＬＳＲでレベル変換して高電圧のラインクロックＣＬ１、シフトクロックＳＦＴＣＬＫ、フレームパルスＦＬＭとする。
電源ＩＣチップＰＷＵの入力ポートはドットクロックＣＬ２の入力ポートＰＯのもとなる。レベル変換回路による電圧レベル変換動作は第１０図と同様である。
本実施例を適用した表示駆動制御システムのシステム構成は、第１図における低電圧のラインクロックＣＬ１、シフトクロックＳＦＴＣＬＫ、フレームパルスＦＬＭを転送する信号路を取り去ったものとなる。
したがって、本実施例の構成とすることにより、ソースドライバＳＤＲと電源ＩＣチップＰＷＵ間の配線数が低減され、液晶表示パネルの基板の配線形成に余裕ができ、全体としてコストをさらに低減できる。
第１２図は本発明の表示駆動制御システムを構成する表示パネルに内蔵するゲートドライバの構成例を説明する回路図である。ゲートドライバはシフトレジスタＳＦＲで構成され、複数のレジスタＳＲ１，ＳＲ２，ＳＲ３，・・・・を有する。このシフトレジスタの段数は第１図のゲートラインＧ１，Ｇ２，Ｇ３，・・・・・に対応する。
シフトレジスタＳＦＲには、電源ＩＣチップＰＷＵからフレームパルスＦＬＭ、ラインクロックＣＬ１、およびシフトクロックＳＦＴＣＬＫが入力する。フレームパルスＦＬＭは初段のレジスタＳＲ１のＤｉｎ端子に入力し、シフトクロックＳＦＴＣＬＫは各レジスタＳＲ１，ＳＲ２，ＳＲ３，・・・・の第１のシフト信号入力端子φ１に、ラインクロックＣＬ１は第２のシフト信号入力端子φ２に入力する。
このシフトレジスタＳＦＲは、第３図または第４図で説明したように動作して、選択されたゲートラインにつながる薄膜トランジスタのソースラインに映像信号が供給されて映像表示がなされる。
第１３図は本発明の表示駆動制御システムが適用される表示装置の全体構成例を説明する模式図である。表示パネルＰＮＬは、例えば液晶表示パネルであり、二枚の基板（ＳＵＢ１、ＳＵＢ２）の貼り合わせ間隙に液晶層を封入して表示領域ＡＲを構成する。そして、一方の基板ＳＵＢ１の内面にはアクティブ素子として多数の薄膜トランジスタＴＦＴが形成されている。
上記一方の基板ＳＵＢ１の周辺の一辺側にはゲートドライバ回路ＧＤＲが内蔵されている。ソースドライバＳＤＲはＩＣチップとして上記一方の基板ＳＵＢ１の周辺の他辺側にＣＯＧ実装されている。
このソースドライバＳＤＲを実装した基板ＳＵＢ１の端縁に信号接続パッドを有し、ホストコンピュータからの各種の信号や電圧を与えるためのフレキシブルプリント基板ＦＰＣが取付けされる。
フレキシブルプリント基板ＦＰＣには電源ＩＣチップＰＷＵや外付け部品ＤＥが搭載され、液晶表示パネルと反対側にホストコンピュータとの接続を行うためのコネクタＣＴを備えている。
なお、ソースドライバＳＤＲやフレキシブルプリント基板ＦＰＣとゲートドライバＧＤＲとの間の信号あるいは電源の供給は基板ＳＵＢ１上に形成された配線を通して行われる。
また、第１３図の構成に代えて、ソースドライバＳＤＲをフレキシブルプリント基板ＦＰＲに搭載することもでき、また、ゲートドライバＧＤＲをＩＣチップとして基板ＳＵＢ１上にＣＯＧ実装したり、あるいはフレキシブルプリント基板ＦＰＣ上に搭載することもできる。
上記の表示装置では、その表示パネルを構成するアクティブ素子である薄膜トランジスタおよび関連回路のアクティブ素子を低温ポリシリコン薄膜トランジスタＴＦＴで形成したものとして説明したが、本発明はこれに限るものではなく、既知のアモルファスシリコン薄膜トランジスタＴＦＴで形成したものにも同様に適用できる。
［産業上の利用可能性］
本発明により、低耐圧（高精細）プロセスのソースドライバＩＣチップと高耐圧プロセスの電源ＩＣチップ、それぞれの利点を生かすことでコスト低減ができる。そして、上記した本発明の表示駆動制御システムは、液晶表示パネルに限らず、前記した有機ＥＬ表示装置、プラズマ表示装置、あるいは電界放出型表示装置等の各表示方式の表示パネルを用いた場合にも同様に適用できる。また、本発明は上記の構成および請求の範囲に記載した構成に限るものではなく、本発明の技術思想を逸脱することなく、種々の変更が可能であることは言うまでもない。
【図面の簡単な説明】
第１図は本発明の表示駆動制御システムの一実施例の構成を説明するブロック図、第２図は本発明の表示駆動制御システムの一実施例の特徴を簡明に示す液晶表示パネルのインターフェース構成の説明図、第３図は第２図の表示駆動制御システムにおける動作タイミングの一例を説明する波形図、第４図は第２図の表示駆動制御システムにおける動作タイミングの一例を説明する波形図、第５図は本発明のソースドライバＩＣチップの回路に採用される低耐圧ＭＯＳトランジスタの構成例を説明する模式図、第６図は本発明の電源ＩＣチップの回路に採用される高耐圧ＭＯＳトランジスタの構成例を説明する模式図、第７図はレベル変換回路を構成する第１段レベルシフタＬＳ１の回路図、第８図はレベル変換回路を構成する第２段レベルシフタＬＳ１の回路図、第９図はレベル変換回路を構成する第３段レベルシフタＬＳ１の回路図、第１０図はレベル変換回路による電圧レベル変換動作を説明する波形図、第１１図は本発明の表示駆動制御システムの他の実施例の特徴を簡明に示す液晶表示パネルのインターフェース構成の説明図、第１２図は本発明の表示駆動制御システムを構成する表示パネルに内蔵するゲートドライバの構成例を説明する回路図、第１３図は本発明の表示駆動制御システムが適用される表示装置の全体構成例を説明する模式図である。

Claims (19)

1. アクティブ・マトリクス型の画素配列を有し、前記画素を選択するための走査信号線と映像信号線を有する表示パネルと、前記表示パネルの個々の画素を選択するための駆動回路と、前記表示パネルおよび前記駆動回路に動作電圧を供給する電源回路とを具備した表示装置の表示駆動制御システムであって、
   前記駆動回路は、前記走査信号線に走査信号を供給する走査線駆動回路および前記映像信号線に映像信号を供給する映像信号線駆動回路を有し、
   前記映像信号線駆動回路に、前記表示パネルの表示タイミングを制御するためのタイミング信号を生成するタイミング信号生成回路を有し、
   前記電源回路に、前記タイミング信号生成回路で生成したタイミング信号の電圧レベルを変換して前記走査線駆動回路に印加する電圧レベル変換回路を具備し、
   前記電源回路と前記電圧レベル変換回路とを同一半導体チップに搭載したことを特徴とする表示駆動制御システム。
2. 前記映像信号線駆動回路と前記タイミング信号生成回路とを同一半導体チップに搭載して信号線駆動回路チップとしたことを特徴とする請求項１に記載の表示駆動制御システム。
3. 前記走査線駆動回路を前記表示パネルの基板に直接形成したことを特徴とする請求項２に記載の表示駆動制御システム。
4. 前記信号線駆動回路チップを前記表示パネルの基板に直接実装したことを特徴とする請求項３に記載の表示駆動制御システム。
5. 前記走査線駆動回路がシフトレジスタで構成されたことを特徴とする請求項４に記載の表示駆動制御システム。
6. 前記電源回路チップから前記走査線駆動回路に供給される走査線制御信号がフレームパルス、ラインクロック及びシフトクロックであることを特徴とする請求項５に記載の表示駆動制御システム。
7. アクティブ・マトリクス型の画素配列を有し、前記画素を選択するための走査信号線と映像信号線を有する表示パネルと、前記表示パネルの個々の画素を選択するための駆動回路と、前記表示パネルおよび前記駆動回路に動作電圧を供給する電源回路とを具備した表示装置の表示駆動制御システムであって、
   前記駆動回路は、前記走査信号線に走査信号を供給する走査線駆動回路および前記映像信号線に映像信号を供給する映像信号線駆動回路を有し、
   前記電源回路に、前記表示パネルの表示タイミングを制御するためのタイミング信号を生成するタイミング信号生成回路と前記タイミング信号生成回路で生成したタイミング信号の電圧レベルを変換して前記走査線駆動回路に印加する電圧レベル変換回路を具備し、
   前記電源回路と前記タイミング信号生成回路および前記電圧レベル変換回路とを同一半導体チップに搭載して電源制御回路チップとしたことを特徴とする表示駆動制御システム。
8. 前記映像信号線駆動回路は更なる半導体チップに搭載されて信号線駆動回路チップとしたことを特徴とする請求項７に記載の表示駆動制御システム。
9. 前記走査線駆動回路を前記表示パネルの基板に直接形成したことを特徴とする請求項８に記載の表示駆動制御システム。
10. 前記信号線駆動回路チップを前記表示パネルの基板に直接実装したことを特徴とする請求項９に記載の表示駆動制御システム。
11. 前記走査線駆動回路がシフトレジスタであることを特徴とする請求項１０に記載の表示駆動制御システム。
12. 前記電源制御回路チップから前記走査線駆動回路に供給される走査線制御信号がフレームパルス、ラインクロック、及びシフトクロックであることを特徴とする請求項１２に記載の表示駆動制御システム。
13. アクティブ・マトリクス型の複数の画素を有し、前記複数の画素の複数を選択するための複数の走査信号線と複数の映像信号線とを有する液晶表示部と、前記液晶表示部の前記複数の走査信号線に走査信号を供給する走査線駆動回路とを有する基板と、
    前記映像信号線に映像信号を供給する映像信号線駆動回路と、前記液晶表示部の表示タイミングを制御するためのタイミング信号を生成するタイミング信号生成回路とを有する第1半導体チップと、
    前記走査線駆動回路の動作電圧および前記第１半導体チップに前記複数の映像信号線に供給されるべき階調電圧を生成するための階調電圧生成用電源を供給する電源回路と、前記タイミング信号生成回路から供給された前記タイミング信号の電圧レベルを変換して前記走査線駆動回路へ供給するレベル変換回路とを有する第２半導体チップとを有することを特徴とする表示駆動制御システム。
14. おのおのの画素は、低温ポリシリコン薄膜トランジスタをアクティブ素子とすることを特徴とする請求項１３に記載の表示駆動制御システム。
15. 前記走査線駆動回路は、前記薄膜トランジスタと同じプロセスで前記基板に形成されることを特徴とする請求項１３に記載の表示駆動制御システム。
16. 前記第１半導体チップに形成されるＭＯＳトランジスタの耐圧は、前記第２半導体チップに形成されるＭＯＳトランジスタのそれより低くされることを特徴とする請求項１３に記載の表示駆動制御システム。
17. 前記第１半導体チップに形成されるＭＯＳトランジスタのゲート加工寸法は、前記第２半導体チップに形成されるＭＯＳトランジスタのそれより短くされることを特微とする請求項１３に記載の表示駆動制御システム。
18. 前記レベル変換回路によってレベル変換される前記タイミング信号は、フレームパルス、ラインクロック及びシフトクロックを含むことを特徴とする請求項１３に記載の表示駆動制御システム。
19. 前記映像信号線駆動回路は、赤、緑および青の３色の映像信号を、時分割で前記液晶表示部の前記複数の映像信号線へ供給することを特徴とする請求項１３に記載の表示駆動制御システム。

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