JP2005072609A - 半導体装置 - Google Patents

Abstract

【課題】トランジスタ専有面積を低減する。
【解決手段】Ｐ型基板６０上にＮ型領域６１〜６６が同一行に形成されている。配線６７は、２入力選択回路を構成する一方のスイッチングトランジスタの一端のＮ型領域６５と、該選択回路を構成する他方のスイッチングトランジスタの一端のＮ型領域６３との間を接続するためのメタル第１層配線である。同一行のＮ型領域６４及び６６にそれぞれ供給される階調電位Ｖ３とＶ７の配線は、それぞれメタル第３層及びメタル第２層の同一行に形成されて、上下に隣り合っている。
【選択図】 図２

Description

本発明は、半導体装置に関する。

図７は、従来の多階調活性マトリックス液晶表示装置の概略構成を示す。説明の簡単化のために、図７では液晶表示パネル１０が４×４画素のモノクロ表示の場合を示している。

液晶表示パネル１０のデータラインＸ１〜Ｘ４には、データドライバ２０の出力端から１行分の表示電位が同時に供給される。液晶表示パネル１０の走査ラインＹ１〜Ｙ４には、走査ドライバ３０の出力端から走査パルスが線順次に供給される。データドライバ２０は、この走査パルス毎にデータラインＸ１〜Ｘ４上の表示電位を更新する。データドライバ２０及び走査ドライバ３０は制御回路４０により制御され、制御回路４０は、外部からの水平同期信号ＨＳ、垂直同期信号ＶＳ及びクロックＣＫに基づいて、各種制御信号を生成する。

データドライバ２０は、点順次にラッチパルスＬＣＨ１〜ＬＣＨ４を生成するシフトレジスタ２１と、２段のバッファ用レジスタ２２１〜２２４及び２３１〜２３４と、レジスタ２３１〜２３４の内容をアナログ電圧に変換するＤ／Ａ変換回路とを備え、このＤ／Ａ変換回路は、選択回路２４１〜２４４と、出力バッファ回路２５１〜２５４と、階調電位生成回路２６とを備えている。

シフトレジスタ２１は、水平同期信号ＨＳと同一周期のスタートパルスＳＰ１を、シリアルデータ入力端で受け取り、これを、クロックＣＫをバッファゲートに通したクロックＣＫ１でシフトさせ、並列出力端からラッチパルスＬＣＨ１〜ＬＣＨ４を順に出力する。

並列Ｎビットのデジタル映像信号Ｄは、レジスタ２２１〜２２４に共通に供給され、ラッチパルスＬＣＨ１〜ＬＣＨ４のタイミングでそれぞれレジスタ２２１〜２２４に保持される。レジスタ２２１〜２２４に１ライン分の表示データが保持された後に、水平同期信号ＨＳと同一周期のラッチパルスＬＣＨ５のタイミングで、レジスタ２２１〜２２４の内容がそれぞれレジスタ２３１〜２３４に書き込まれ、１水平周期（水平同期信号ＨＳの１周期）の間保持される。この間、レジスタ２２１〜２２４に次の表示ライン用のデータが上記同様にして保持される。

走査ドライバ３０は、バッファゲート３１〜３４とシフトレジスタ３５とを備えており、シフトレジスタ３５の各ビットの出力端にバッファゲート３１〜３４の入力端が接続されている。バッファゲート３１〜３４の出力端はそれぞれ、液晶表示パネル１０の走査ラインＹ１〜Ｙ４に接続されている。シフトレジスタ３５は、そのシリアルデータ入力端に供給される、垂直同期信号ＶＳと同一周期のスタートパルスＳＰ２を、水平同期信号ＨＳと同一周期のクロックＣＫ２でシフトさせる。

図８は、上記Ｄ／Ａ変換回路の構成例を示す。図８では説明の簡単化のために、入力が３ビットである場合を示している。

階調電位生成回路２６は、電源電位Ｖ７とＶ０との間の電圧を抵抗Ｒ６〜Ｒ０で分圧した階調電位（基準電位）Ｖ７〜Ｖ０を出力し、選択回路２４１は入力データに応答してこれらの１つを選択し出力する。入力データの各ビットは、１対の相補信号からなり、一般にビットＤの相補信号を＊Ｄで表す。選択回路２４１は、ｉ＝０〜７の各々について、スイッチングトランジスタＱｉ０〜Ｑｉ２が直列接続されたアナログスイッチ回路を備え、その一端に階調電位生成回路２６からの階調電位Ｖｉが供給され、他端が共通に接続されて出力バッファ回路２５１の入力端に接続されている。ｊ＝０〜２の各々について、スイッチングトランジスタＱｉｊのゲートには１ビット選択信号Ｄｊと＊Ｄｊとの一方が供給される。

例えば入力データが‘１０１’の場合には、スイッチングトランジスタＱ４２、Ｑ５２、Ｑ６２、Ｑ７２、Ｑ０１、Ｑ１１、Ｑ４１、Ｑ５１、Ｑ１０、Ｑ３０、Ｑ５０及びＱ７０がオンになり、その他のスイッチングトランジスタがオフになる。これにより、スイッチングトランジスタＱ５２、Ｑ５１及びＱ５０のアナログスイッチ回路のみがオンになって、階調電位Ｖ５が選択され出力バッファ回路２５１に供給される。

図９（Ａ）は、選択回路２４１のレイアウトパターンを示しており、ハッチングを施した部分はＮ型領域、一点鎖線はゲートラインである。図９（Ｂ）は、図９（Ａ）中の９Ｂ−９Ｂ線に沿った、絶縁膜を図示省略した断面図である。
米国特許第４１４６８８２号

図７の液晶表示パネル１０は、実際には例えば、１０２４×７６８カラー画素であり、各カラー画素はＲ（赤）、Ｇ（緑）及びＢ（青）の３画素からなる。各画素の階調数を６４（６ビット）とすると、１つのセレクタで６４×６個のスイッチングトランジスタを必要とするので、Ｄ／Ａ変換回路の全セレクタのスイッチングトランジスタ数は１０２４×３×６４×６＝ １，１７９，６４８個となり、チップ面積又はＬＣＤパネル周辺部面積増大の原因となる。この問題は、この種のセレクタを用いた他用途の半導体装置においても生ずる。

本発明の目的は、このような問題点に鑑み、トランジスタ専有面積を低減することができる半導体装置を提供することにある。

本発明の半導体装置の一態様では、例えば図２（Ｂ）に示す如く、
基板（６０）と、
前記基板上に形成された第１拡散層（６６）と、
前記基板上に形成された第２拡散層（６５）と、
前記基板上に形成された第３拡散層（６４）と、
前記基板上に形成された第４拡散層（６３）と、
前記第１拡散層と前記第２拡散層との間に形成された第１ゲート電極（Ｇ２）と、
前記第３拡散層と前記第４拡散層との間に形成された第２ゲート電極（＊Ｇ２）と、
前記第１拡散層に接続される第１メタル（Ｖ７）と、
前記第２拡散層と前記第４拡散層とに接続される第２メタル（６７）と、
前記第３拡散層に接続される第３メタル（Ｖ３））と
を備えることを特徴とする。

上記構成において、第１ゲート電極及び第２ゲート電極の電位を制御することにより、第１メタル上の信号と第３メタル上の信号との一方が選択的に第４拡散層へ伝達する。

この半導体装置によれば、第１〜４拡散層、第１メタル配線及び第３メタル配線を同一行に配置することが可能となるので、その占有面積を従来よりも低減することができる。

本発明の半導体装置の他の態様では、例えば図２（Ｂ）に示す如く、
第１基準電位（Ｖ７）に第１メタル配線を介して接続される第１領域（６６）と、
第１ゲート（Ｇ２）と、
前記第１ゲートを挟んで形成される第２領域（６５）と、
第２基準電位（Ｖ３）に第２メタル配線を介して接続される第３領域（６４）と、
第２ゲート（＊Ｇ２）と、
前記第２ゲートを挟んで形成される第４領域（６３）と、
前記第２領域と前記第４領域とを接続する第３メタル配線（６７）と
を備えることを特徴とする。

この半導体装置によれば、第１〜４領域、第１メタル配線及び第２メタル配線を同一行に配置することが可能となるので、その占有面積を従来よりも低減することができる。

本発明の他の構成、作用及び効果は、以下の説明から明らかになる。

以下、図面に基づいて本発明の実施例を説明する。図面において、同一又は類似の要素には、同一又は類似の符号を付している。

図１は、図８に対応した本発明の実施例１のＤ／Ａ変換回路を示す。

階調電位生成回路２６は、階調電位Ｖ７とＶ０との間の電圧を抵抗Ｒ６〜Ｒ０で分圧した階調電位Ｖ７〜Ｖ０を出力し、選択回路２４Ａは入力力データ（３ビット選択信号）に応答してこれらの１つを選択し出力する。

選択回路２４Ａは、例えば図７中の選択回路２４１の替わりに用いられ、図７中の選択回路２４２〜２４４についても同様である。

選択回路２４Ａは、入力データの上位１ビットの相補データ（１ビット選択信号）Ｄ２及び＊Ｄ２に応答して階調電位Ｖ０〜Ｖ３とＶ４〜Ｖ７との一方を選択する２入力選択回路５０〜５３からなる回路と、入力データの下位２ビットの相補データＤ１、＊Ｄ１、Ｄ０及びＤ０に応答してこの回路の出力の１つを選択する４入力選択回路２４Ｘとからなる。

選択回路２４Ａは、図８中の選択回路２４１と次のような関係になっている。

図８中の選択回路２４１のスイッチングトランジスタアレイの第４及び第８行について、スイッチングトランジスタＱ４０及びＱ００は共に、ゲートライン＊Ｇ０に供給される信号＊Ｄ０によりオン／オフ制御され、スイッチングトランジスタＱ４１及びＱ０１は共に、ゲートライン＊Ｇ１に供給される信号＊Ｄ１によりオン／オフ制御される。これに対し、スイッチングトランジスタＱ４２及びＱ０２はそれぞれゲートラインＧ２及び＊Ｇ２に供給される信号Ｄ２及び＊Ｄ２によりオン／オフ制御される。そこで、図１の選択回路２４Ａでは、スイッチングトランジスタＱ４１とＱ４２の間のノードにスイッチングトランジスタＱ０２の一端が接続され、これにより図８のスイッチングトランジスタＱ００及びＱ０１が省略されている。スイッチングトランジスタＱ４２とＱ０２とで、階調電位Ｖ４とＶ０との一方を選択する２入力選択回路５０が構成されている。

同様に図１では、スイッチングトランジスタＱ５１とＱ５２との間のノードにスイッチングトランジスタＱ１２の一端が接続され、これにより図８のスイッチングトランジスタＱ１０及びＱ１１が省略され、スイッチングトランジスタＱ６１とＱ６２との間のノードにスイッチングトランジスタＱ２２の一端が接続され、これにより図８のスイッチングトランジスタＱ２０及びＱ２１が省略され、スイッチングトランジスタＱ７１とＱ７２との間のノードにスイッチングトランジスタＱ３２の一端が接続され、これにより図８のスイッチングトランジスタＱ３０及びＱ３１が省略されている。スイッチングトランジスタＱ５２とＱ１２とで、階調電位Ｖ５とＶ１との一方を選択する２入力選択回路５１が構成され、スイッチングトランジスタＱ６２とＱ２２とで、階調電位Ｖ６とＶ２との一方を選択する２入力選択回路５２が構成され、スイッチングトランジスタＱ７２とＱ３２とで、階調電位Ｖ６とＶ３との一方を選択する２入力選択回路５３が構成されている。

信号＊Ｄ０が供給されるゲートライン＊Ｇ０は、スイッチングトランジスタＱ６０及びＱ４０に共通であり、信号Ｄ０が供給されるゲートラインＧ０は、スイッチングトランジスタＱ７０及びＱ５０に共通であり、信号＊Ｄ１が供給されるゲートライン＊Ｇ１は、スイッチングトランジスタＱ５１及びＱ４１に共通であり、信号Ｄ１が供給されるゲートラインＧ１は、スイッチングトランジスタＱ７１及びＱ６１に共通であり、信号＊Ｄ２が供給されるゲートライン＊Ｇ２は、スイッチングトランジスタＱ３２、Ｑ２２、Ｑ１２及びＱ０２に共通であり、信号Ｄ２が供給されるゲートラインＧ２は、スイッチングトランジスタＱ７２、Ｑ６２、Ｑ５２及びＱ４２に共通である。

選択回路２４Ａで選択された基準電位は、電位ＶＤ１として出力バッファ回路２５１に供給される。出力バッファ回路２５１は例えば、ボルテージホロア又はソースホロア回路であり、出力バッファ回路２５１の出力端に接続されたデータラインＸ１の電位ＶＸ１は、電位ＶＤ１とほぼ同一又は電位ＶＤ１を所定電圧シフトさせたものである。

上記構成において、信号Ｄ１及びＤ０が高レベルの場合、スイッチングトランジスタＱ７１及びＱ７０がオンになり、さらに信号Ｄ２が高レベルの場合にはスイッチングトランジスタＱ７２がオンになって階調電位Ｖ７が選択され、逆に信号Ｄ２が低レベルの場合にはスイッチングトランジスタＱ３２がオンになって階調電位Ｖ３が選択される。すなわち、（Ｄ１，Ｄ０）＝（１，１）の場合には、Ｄ２＝‘１’のとき階調電位Ｖ７が選択され、Ｄ２＝‘０’のとき階調電位Ｖ３が選択される。同様に、（Ｄ１，Ｄ０）＝（１，０）の場合には、Ｄ２＝‘１’のとき階調電位Ｖ６が選択され、Ｄ２＝‘０’のとき階調電位Ｖ２が選択される。（Ｄ１，Ｄ０）＝（０，１）の場合には、Ｄ２＝‘１’のとき階調電位Ｖ５が選択され、Ｄ２＝‘０’のとき階調電位Ｖ１が選択される。（Ｄ１，Ｄ０）＝（０，０）の場合には、Ｄ２＝‘１’のとき階調電位Ｖ４が選択され、Ｄ２＝‘０’のとき階調電位Ｖ０が選択される。

選択回路２４Ａのチップ上面積をできるだけ狭くするために、スイッチングトランジスタＱ０２は、スイッチングトランジスタＱ４０、Ｑ４１及びＱ４２と同一行に配置され、かつ、スイッチングトランジスタＱ４２の隣に配置されている。他のトランジスタ行についても同様である。

図２（Ａ）は、スイッチングトランジスタをＮＭＯＳトランジスタで構成した場合の選択回路２４Ａのチップ上レイアウトパターンを示している。ハッチングが施された部分はＮ型領域、一点鎖線はゲートラインを示している。図２（Ａ）では、Ｎ型領域間を接続するメタル配線を太線で示している。図２（Ｂ）は、図２（Ａ）中の２Ｂ−２Ｂ線に沿った、絶縁層を図示省略した断面図である。

図２（Ｂ）中、６１〜６６は、Ｐ型基板６０上に形成されたＮ型領域である。例えばスイッチングトランジスタＱ７０は、Ｎ型領域６１と、Ｎ型領域６２と、Ｎ型領域６１と６２の間のＰ型領域と、その上方のゲート酸化膜及びゲートライン＊Ｇ０とで構成されている。配線６７は、スイッチングトランジスタＱ７２の一端のＮ型領域６５と、スイッチングトランジスタＱ３２の一端のＮ型領域６３との間を接続するためのメタル第１層配線である。

配線面積を狭くするために、同一行のＮ型領域６４及び６６にそれぞれ供給される階調電位Ｖ３とＶ７の配線はそれぞれ、メタル第３層及びメタル第２層に形成されている。階調電位Ｖ３とＶ７の配線は、上下に隣り合っており、かつ、選択回路２４Ａと並設された他の不図示の選択回路に向けて延びている。

図８の選択回路２４１のスイッチングトランジスタ数が３×８＝２４であるのに対し、図１のそれは（３＋１）×（８／２）＝１６である。このような選択回路を６４階調表示の液晶表示パネルのデータドライバに適用した場合、スイッチングトランジスタ数は従来の（（６４／２）×（６＋１））／（６４×６）＝ ７／１２となる。このように、実施例１によれば、選択回路のスイッチングトランジスタ数が従来よりも大幅に低減される。

また、この低減と、２入力選択回路５０〜５３がいずれも１行となっていることから、図２（Ａ）に示す選択回路２４Ａのトランジスタ専有面積が、図９（Ａ）のそれよりも大幅に低減され、これにより、選択回路２４Ａを用いた半導体装置のチップ面積及び液晶表示パネル周囲の非表示部面積が低減される。

液晶表示パネルのデータドライバでは、図２（Ａ）の選択回路２４Ａが１チップ上に例えば３００個並設されるので、共通部分を形成して全体の面積をさらに低減したほうが好ましい。

図３は、本発明の実施例２の、２個並設された選択回路を示す。

図４（Ａ）は、スイッチングトランジスタをＮＭＯＳトランジスタで構成した場合の図３の回路のチップ上レイアウトパターンを示す。ハッチングが施された部分はＮ型領域、一点鎖線はゲートラインを示している。図４（Ｂ）は、図４（Ａ）中の４Ｂ−４Ｂ線に沿った、絶縁層を図示省略した断面図である。

図３の回路では、選択回路２４Ｂのスイッチングトランジスタが選択回路２４Ａのそれと対称的に配置され、かつ、選択回路２４Ａ及び２４Ｂに対する階調電位Ｖ０〜Ｖ７の入力部が選択回路２４Ａと２４Ｂとで共通になっている。これにより、チップ上面積が、選択回路２４Ａを単に２つ並設した場合よりも低減される。

図５は、本発明の実施例３の選択回路を示す。

図１において、選択回路２４ＡのスイッチングトランジスタＱ５０とＱ７０とはゲートラインＧ０が共通であり。スイッチングトランジスタＱ４０とＱ６０とはゲートライン＊Ｇ０が共通である。そこで、スイッチングトランジスタアレイの第２行と第３行とを入れ換えることにより、スイッチングトランジスタＱ５０とＱ７０とを隣合わせ、かつ、スイッチングトランジスタＱ６０とＱ４０とを隣り合わせる。図５の選択回路２４Ｃは、この状態で、図１のスイッチングトランジスタＱ７０とＱ５０とを共通のスイッチングトランジスタＱ７０Ａで置き換え、スイッチングトランジスタＱ４０とＱ６０とを共通のスイッチングトランジスタＱ４０Ａで置き換えた構成になっている。

この構成では、結果として、２入力選択回路５０〜５７がツリー状に配置され、トーナメント方式により最終的に階調電位Ｖ０〜Ｖ７の１つのみ選択される。２入力選択回路５０〜５３は、図１のそれと同一である。２入力選択回路５０と５２の出力の一方が、スイッチングトランジスタＱ４１とＱ６１とで構成された２入力選択回路５４により選択され、２入力選択回路５１と５３の出力の一方が、スイッチングトランジスタＱ５１とＱ７１とで構成された２入力選択回路５５により選択され、２入力選択回路５４と５５の出力の一方が、スイッチングトランジスタＱ４０ＡとＱ７０Ａとで構成された２入力選択回路５６により選択される。

図６は、スイッチングトランジスタをＮＭＯＳトランジスタで構成した場合の選択回路２４Ｃのチップ上レイアウトパターンを示す。ハッチングが施された部分はＮ型領域、一点鎖線はゲートラインを示している。

この選択回路２４Ｃによれば、スイッチングトランジスタＱ４０ＡとＱ７０Ａの面積を他のスイッチングトランジスタのそれよりも広くすることができるので、これにより選択回路２４Ｃのオン抵抗が図２（Ａ）の場合よりも小さくなって、動作がより高速になる。

なお、本発明には外にも種々の変形例が含まれる。

例えば、選択回路により選択される信号はデジタルであってもよい。

また、スイッチングトランジスタは、Ｐチャンネル型ＦＥＴや薄膜トランジスタ（ＴＦＴ）などであってもよい。例えば図１において、信号＊Ｄ２、＊Ｄ１及び＊Ｄ０で駆動されるスイッチングトランジスタをＰＭＯＳトランジスタとし、その他のスイッチングトランジスタをＮＭＯＳトランジスタとしてもよく、この場合、同一型のＭＯＳトランジスタを用いた場合よりもチップ上面積が増加するものの、信号＊Ｄ２、＊Ｄ１及び＊Ｄ０の替わりにそれぞれ信号Ｄ２、Ｄ１及びＤ０を用いることができるので、選択信号線数が半分となる。

さらに、例えば図１において、ゲートラインＧ２の列のスイッチングトランジスタと、ゲートライン＊Ｇ２の列のスイッチングトランジスタとを入れ替えた構成であってもよい。同様に、ゲートラインＧ１、＊Ｇ１、Ｇ０及び＊Ｇ０の任意の２つの列のスイッチングトランジスタを互いに入れ替え、又は、任意の２つの行のスイッチングトランジスタを互いに入れ替えた構成であってもよい。階調電位供給線に供給される電位は、この入れ替えに応じて変えられる。

本発明の実施例１のＤ／Ａ変換回路を示す図である。 図１中の選択回路のチップ上レイアウトパターンを示す図であり、（Ｂ）は（Ａ）中の２Ｂ−２Ｂ線に沿った、絶縁層を図示省略した断面図である。 本発明の実施例２の、２個並設された選択回路を示す図である。 （Ａ）は、図３の回路のチップ上レイアウトパターンを示す図であり、（Ｂ）は（Ａ）中の４Ｂ−４Ｂ線に沿った、絶縁層を図示省略した断面図である。 本発明の実施例３のＤ／Ａ変換回路を示す図である。 図５中の選択回路のチップ上レイアウトパターンを示す図である。 従来の多階調活性マトリックス液晶表示装置の概略構成を示す図である。 従来の、図７中のＤ／Ａ変換回路の構成例を示す図である。 （Ａ）は従来の、図８中の選択回路のレイアウトパターンを示す図であり、（Ｂ）は（Ａ）中の９Ｂ−９Ｂ線に沿った、絶縁層を図示省略した断面図である。

符号の説明

２４Ａ〜２４Ｃ 選択回路
２４Ｘ ４入力選択回路
２５１ 出力バッファ回路
２６ 階調電位生成回路
５０〜５７ ２入力選択回路
６０ Ｐ型基板
６１〜６６ Ｎ型領域
Ｖ０〜Ｖ７ 階調電位
Ｑ００〜Ｑ０２、Ｑ１０〜Ｑ１２、Ｑ２０〜Ｑ２２、Ｑ３０〜Ｑ３２、Ｑ４０〜Ｑ４２、Ｑ５０〜Ｑ５２、Ｑ６０〜Ｑ６２、Ｑ７０〜Ｑ７２ スイッチングトランジスタ
Ｇ０〜Ｇ２、＊Ｇ０〜＊Ｇ２ ゲートライン
Ｒ０〜Ｒ６ 抵抗
Ｘ１ データライン

Claims (11)

1. 基板と、
   前記基板上に形成された第１拡散層と、
   前記基板上に形成された第２拡散層と、
   前記基板上に形成された第３拡散層と、
   前記基板上に形成された第４拡散層と、
   前記第１拡散層と前記第２拡散層との間に形成された第１ゲート電極と、
   前記第３拡散層と前記第４拡散層との間に形成された第２ゲート電極と、
   前記第１拡散層に接続される第１メタルと、
   前記第２拡散層と前記第４拡散層とに接続される第２メタルと、
   前記第３拡散層に接続される第３メタルと
   を備えること特徴とする半導体装置。
2. 前記第１メタルと第２メタルとは第１層に、
   前記第３メタルは前記第１層よりも上部の第２層に
   形成されることを特徴とする請求項１に半導体装置。
3. 前記第１メタルには第１基準電圧が供給され、
   前記第３メタルには第２基準電圧が供給される
   ことを特徴とする請求項１又は２に記載の半導体装置。
4. 前記第１拡散層、前記第２拡散層、前記第３拡散層及び前記第４拡散層は、第１の方向にこの順序で形成されていることを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置。
5. 更に、複数のゲート電極を備え、
   前記複数のゲート電極は、前記第１ゲート電極及び前記第２ゲート電極とは前記第４拡散層を挟んで反対側に形成されている
   ことを特徴とする請求項１乃至４のいずれか１つに記載の半導体装置。
6. 第１基準電位に第１メタル配線を介して接続される第１領域と、
   第１ゲートと、
   前記第１ゲートを挟んで形成される第２領域と、
   第２基準電位に第２メタル配線を介して接続される第３領域と、
   第２ゲートと、
   前記第２ゲートを挟んで形成される第４領域と、
   前記第２領域と前記第４領域とを接続する第３メタル配線と、
   を備えることを特徴とする半導体装置。
7. 前記第２メタル配線は、前記第１ゲートの上を通過することを特徴とする請求項６に記載の半導体装置。
8. 前記第３メタル配線は、前記第２ゲートの上を通過することを特徴とする請求項６又は７に記載の半導体装置。
9. 更に、複数のゲートを備え、
   前記複数のゲートは、前記第４領域を挟んで、前記第１領域、前記第２領域及び前記第３領域とは反対側に形成されている
   ことを特徴とする請求項６乃至８のいずれか１つに記載の半導体装置。
10. 更に、複数の領域を備え、
    前記複数の領域は、前記第４領域を挟んで、前記第１領域、前記第２領域及び前記第３領域とは反対側に形成されている
    ことを特徴とする請求項６乃至８のいずれか１つに記載の半導体装置。
11. ’′
    前記複数の領域の内の一の領域に接続される第４メタル配線を備える
    ことを特徴とする請求項１０に記載の半導体装置。
    

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